อาร์เอ็ม คอร์เท็กซ์ เอ72

ชิปประมวลผล Broadcom BCM2711 เป็นระบบบนชิปที่มีแกนประมวลผล ARM Cortex-A72 จำนวน 4 แกน
ข้อมูลทั่วไป
เปิดตัว	2016
ออกแบบโดย	อาร์เอ็ม โฮลดิ้งส์
ความเร็วสัญญาณนาฬิกาCPU สูงสุด	ถึง 2.5 GHz
ข้อกำหนดทางกายภาพ
แกนกลาง	1–4 ต่อคลัสเตอร์ หลายคลัสเตอร์[ 1 ]
แคช
แคช L1	80  KiB (แคช I ขนาด 48 KiB พร้อมพาริตี และแคช D ขนาด 32 KiB พร้อม ECC) ต่อคอร์
แคช L2	512 กิโลไบต์ ถึง 4  มิไบต์
แคช L3	ไม่มี
สถาปัตยกรรมและการจำแนกประเภท
โหนดเทคโนโลยี	16 นาโนเมตร
ชุดคำสั่ง	อาร์เอ็มวี8เอ
ผลิตภัณฑ์ รุ่นต่างๆ
รหัสสินค้า	มายา
ประวัติศาสตร์
ผู้มาก่อน	อาร์เอ็ม คอร์เท็กซ์ เอ57
ผู้สืบทอด	อาร์เอ็ม คอร์เท็กซ์ เอ73

ARM Cortex-A72เป็นหน่วยประมวลผลกลางที่ใช้ชุดคำสั่งARMv8-A 64 บิตซึ่งออกแบบโดย ศูนย์ออกแบบ AustinของARM Holdings Cortex-A72 เป็นไปป์ไลน์แบบ superscalar ที่มีการถอดรหัสแบบ out-of-order 3 ทาง ^{[ 1 ]} สามารถใช้งานได้ในรูปแบบSIP coreสำหรับผู้ได้รับอนุญาต และการออกแบบทำให้เหมาะสำหรับการรวมเข้ากับ SIP core อื่นๆ (เช่นGPU , ตัวควบคุมการแสดงผล , DSP , ตัวประมวลผลภาพฯลฯ) ลงในชิปเดียวเพื่อสร้างระบบบนชิป (SoC) Cortex-A72 ได้รับการประกาศในปี 2015 เพื่อทำหน้าที่เป็นผู้สืบทอดของCortex-A57และได้รับการออกแบบให้ใช้พลังงานน้อยลง 20% หรือให้ประสิทธิภาพสูงขึ้น 90% ^{[ 2 ] [ 3 ]}

• โปรเซสเซอร์แบบไปป์ไลน์ที่มีการประมวลผลแบบซูเปอร์สเกลาร์ 3 ทางที่ไม่เรียงลำดับ อย่างลึกซึ้ง และ คาดการณ์ล่วงหน้า
• ส่วนขยาย DSP และNEON SIMDเป็นสิ่งที่จำเป็นสำหรับแต่ละคอร์
• หน่วยประมวลผลทศลอย VFPv4ในตัว (ต่อคอร์)
• การสนับสนุนการจำลองเสมือนฮาร์ดแวร์
• การเข้ารหัสชุดคำสั่ง Thumb-2ช่วยลดขนาดของโปรแกรม 32 บิตโดยแทบไม่มีผลกระทบต่อประสิทธิภาพ
• ส่วนขยายความปลอดภัยของ TrustZone
• โปรแกรม Trace Macrocell และ CoreSight Design Kit สำหรับการติดตามการทำงานของคำสั่งโดยไม่รบกวนการทำงาน
• แคช L1 ขนาด 32 KiB สำหรับข้อมูล (แบบ set-associative 2 ทาง) + 48 KiB สำหรับคำสั่ง (แบบ set-associative 3 ทาง) ต่อคอร์
• ตัวควบคุมแคชระดับ 2 ที่มีความหน่วงต่ำ (แบบ set-associative 16 ทาง) ในตัว ขนาดที่กำหนดค่าได้ตั้งแต่ 512 KB ถึง 4 MB ต่อคลัสเตอร์
• บัฟเฟอร์ค้นหาการแปลคำสั่ง L1 (TLB) แบบเชื่อมโยงเต็มรูปแบบ 48 รายการ พร้อมรองรับขนาดหน้า 4 KiB, 64 KiB และ 1 MB โดยธรรมชาติ
• TLB ข้อมูล L1 แบบเชื่อมโยงเต็มรูปแบบ 32 รายการ พร้อมรองรับขนาดหน้า 4 KiB, 64 KiB และ 1 MB โดยตรง
  • TLB L2 แบบรวม 4 ทาง ที่มี 1024 รายการต่อคอร์ รองรับการทำงานแบบ hit-under-miss
• อัลกอริทึมการทำนายสาขาที่ซับซ้อน ซึ่งช่วยเพิ่มประสิทธิภาพและลดการใช้พลังงานจากการทำนายผิดพลาดและการคาดเดาได้อย่างมีนัยสำคัญ
• แท็ก IC รุ่นแรก – แคช L1 แบบ 3 ทางที่ใช้พลังงานแบบ direct-mapped*
• การติดแท็ก TLB และ μBTB แบบเฉพาะภูมิภาค
• การเพิ่มประสิทธิภาพเป้าหมายสาขาแบบออฟเซ็ตขนาดเล็ก
• การระงับการเข้าถึงตัวทำนายสาขาที่ไม่จำเป็น

• ระบบชิป Broadcom BCM2711 พร้อมคอร์ A72 สี่คอร์ ใช้ใน Raspberry Pi 4 ^{[ 4 ]}
• Qualcomm Snapdragon 650, 652 และ 653
• NXP i.MX8, Layerscape LS1026A/LS1046A, LS2044A/LS2084A, LS2048A/LS2088A, LX2160A/LX2120A/LX2080A, LS1028A
• ตระกูลโปรเซสเซอร์ SoC Jacinto 7 จากTexas Instruments สำหรับยานยนต์และอุตสาหกรรม
• ร็อคชิป RK3399, RK3576
• เอดับบลิวเอส กราวิตัน

• ARM Cortex-A57รุ่นก่อนหน้า
• ARM Cortex-A73รุ่นต่อยอด
• การเปรียบเทียบคอร์ ARMv8-Aและตระกูล ARMv8

• เว็บไซต์อย่างเป็นทางการ
• คู่มืออ้างอิงทางเทคนิค ARM Cortex-A72