วงจรอะซิงโครนัส ( วงจรไร้นาฬิกาหรือวงจรตั้งเวลาเอง ) ^{[ 1 ] : การบรรยายที่ 12 [หมายเหตุ 1 ] [ 2 ] : 157–186} เป็นวงจรตรรกะดิจิทัลแบบลำดับ ที่ไม่ใช้วงจรนาฬิกา สากล หรือ เครื่องกำเนิด สัญญาณเพื่อซิงโครไนซ์ส่วนประกอบ^{[ 1 ] [ 3 ] : 3–5} แทนที่จะเป็นเช่นนั้น ส่วนประกอบต่างๆ จะถูกขับเคลื่อนโดยวงจรแฮนด์เชคกิ้งซึ่งบ่งชี้ถึงการเสร็จสิ้นของชุดคำสั่ง แฮนด์เชคกิ้งทำงานโดยใช้โปรโตคอลการถ่ายโอนข้อมูลแบบง่าย[ 3 ^{] : 115วงจร} ซิงโครนัสจำนวนมากได้รับการพัฒนาในช่วงต้นทศวรรษ 1950 ในฐานะส่วนหนึ่งของระบบอะซิงโครนัส ขนาดใหญ่ (เช่นORDVAC ) วงจรอะซิงโครนัสและทฤษฎีที่เกี่ยวข้องเป็นส่วนหนึ่งของขั้นตอนต่างๆ ในการออกแบบวงจรรวมซึ่งเป็นสาขาหนึ่งของวิศวกรรม อิเล็กทรอนิกส์ดิจิทัล

วงจรอะซิงโครนัสแตกต่างจากวงจรซิงโครนัสซึ่งการเปลี่ยนแปลงค่าสัญญาณในวงจรจะถูกกระตุ้นด้วยพัลส์ซ้ำๆ ที่เรียกว่าสัญญาณนาฬิกาอุปกรณ์ดิจิทัลส่วนใหญ่ในปัจจุบันใช้วงจรซิงโครนัส อย่างไรก็ตาม วงจรอะซิงโครนัสมีศักยภาพที่จะทำงานได้เร็วกว่า ใช้พลังงานน้อยกว่า มีการรบกวนทางแม่เหล็กไฟฟ้าน้อยกว่า และมีความเป็นโมดูลาร์ที่ดีกว่าในระบบขนาดใหญ่ วงจรอะซิงโครนัสเป็นหัวข้อวิจัยที่สำคัญในการออกแบบตรรกะดิจิทัล^{[ 4 ] [ 5 ]}

จนกระทั่งช่วงทศวรรษ 1990 จึงมีการแสดงให้เห็นถึงความเป็นไปได้ของวงจรอะซิงโครนัสในผลิตภัณฑ์เชิงพาณิชย์จริง^{[ 3 ] : 4}

วงจร ลอจิกดิจิทัลทั้งหมดสามารถแบ่งออกเป็นลอจิกเชิงผสม (combinational logic ) ซึ่งสัญญาณเอาต์พุตขึ้นอยู่กับสัญญาณอินพุตปัจจุบันเท่านั้น และลอจิกเชิงลำดับ (sequential logic ) ซึ่งเอาต์พุตขึ้นอยู่กับทั้งอินพุตปัจจุบันและอินพุตในอดีต กล่าวอีกนัยหนึ่ง ลอจิกเชิงลำดับคือลอจิกเชิงผสมที่มีหน่วยความจำอุปกรณ์ดิจิทัลในทางปฏิบัติเกือบทั้งหมดต้องการลอจิกเชิงลำดับ ลอจิกเชิงลำดับสามารถแบ่งออกเป็นสองประเภท คือ ลอจิกแบบซิงโครนัส (synchronous logic) และลอจิกแบบอะซิงโครนัส (asynchronous logic)

ในวงจรลอจิกแบบซิงโค รนัส ตัวกำเนิด สัญญาณอิเล็กทรอนิกส์จะสร้างชุดพัลส์ที่ซ้ำกันและมีระยะห่างเท่ากัน เรียกว่าสัญญาณนาฬิกาสัญญาณนาฬิกาจะถูกส่งไปยังส่วนประกอบทั้งหมดของไอซี ฟลิปฟลอปจะเปลี่ยนสถานะก็ต่อเมื่อได้รับสัญญาณขอบของพัลส์นาฬิกาเท่านั้น ดังนั้นการเปลี่ยนแปลงของสัญญาณลอจิกทั่วทั้งวงจรจึงเริ่มต้นพร้อมกันและมีช่วงเวลาสม่ำเสมอ เอาต์พุตขององค์ประกอบหน่วยความจำทั้งหมดในวงจรเรียกว่าสถานะของวงจร สถานะของวงจรซิงโครนัสจะเปลี่ยนเฉพาะเมื่อมีพัลส์นาฬิกาเท่านั้น การเปลี่ยนแปลงของสัญญาณต้องใช้เวลาพอสมควรในการแพร่กระจายผ่านเกตลอจิกแบบผสมของวงจร เวลาดังกล่าวเรียกว่า เวลาหน่วงการแพร่กระจาย

ณ ปี 2021 การกำหนดเวลาของ IC แบบซิงโครนัสสมัยใหม่ต้องใช้ความพยายามทางวิศวกรรมอย่างมากและเครื่องมือการออกแบบอัตโนมัติที่ซับซ้อน[ 6 ^{]นักออกแบบ}ต้องมั่นใจว่าการมาถึงของสัญญาณนาฬิกาไม่ผิดพลาด ด้วยขนาดและความซับซ้อนของ IC ที่เพิ่มขึ้นเรื่อยๆ (เช่นASIC ) ทำให้เป็นงานที่ท้าทาย^{[ 6 ]}ในวงจรขนาดใหญ่ สัญญาณที่ส่งผ่านเครือข่ายการกระจายสัญญาณนาฬิกามักจะสิ้นสุดลงในเวลาที่แตกต่างกันในส่วนต่างๆ^{[ 6 ]}ปัญหานี้เป็นที่รู้จักกันอย่างแพร่หลายในชื่อ " ความคลาดเคลื่อนของสัญญาณนาฬิกา " ^{[ 6 ] [ 7 ] : xiv}

อัตราความเร็วสัญญาณนาฬิกาสูงสุดที่เป็นไปได้ถูกจำกัดโดยเส้นทางตรรกะที่มีความล่าช้าในการแพร่กระจายที่ยาวที่สุด ซึ่งเรียกว่าเส้นทางวิกฤต ด้วยเหตุนี้ เส้นทางที่อาจทำงานได้อย่างรวดเร็วจึงไม่ได้ใช้งานเป็นส่วนใหญ่ เครือข่ายสัญญาณนาฬิกาที่กระจายอย่างกว้างขวางจะใช้พลังงานที่มีประโยชน์จำนวนมากและต้องทำงานไม่ว่าวงจรจะได้รับอินพุตหรือไม่ก็ตาม^{[ 6 ]}เนื่องจากความซับซ้อนในระดับนี้ การทดสอบและการแก้ไขข้อผิดพลาดจึงใช้เวลามากกว่าครึ่งหนึ่งของเวลาในการพัฒนาในทุกมิติสำหรับวงจรซิงโครนัส^{[ 6 ]}

วงจรอะซิงโครนัสไม่จำเป็นต้องใช้สัญญาณนาฬิกาสากล และสถานะของวงจรจะเปลี่ยนแปลงทันทีที่อินพุตเปลี่ยนแปลง บล็อกฟังก์ชันเฉพาะที่ยังคงสามารถใช้งานได้ แต่ ปัญหา ความคลาดเคลื่อนของสัญญาณนาฬิกายังคงยอมรับได้^{[ 7 ] : xiv [ 3 ] : 4}

เนื่องจากวงจรอะซิงโครนัสไม่จำเป็นต้องรอพัลส์นาฬิกาเพื่อเริ่มประมวลผลอินพุต จึงสามารถทำงานได้เร็วกว่า ความเร็วของวงจรเหล่านี้ในทางทฤษฎีถูกจำกัดโดยความล่าช้าในการแพร่กระจายของเกตตรรกะและองค์ประกอบอื่นๆ เท่านั้น ^{[ 7 ] : xiv}

อย่างไรก็ตาม วงจรอะซิงโครนัสออกแบบได้ยากกว่าและอาจมีปัญหาที่ไม่มีในวงจรซิงโครนัส เนื่องจากสถานะที่ได้ของวงจรอะซิงโครนัสอาจมีความไวต่อเวลาที่สัญญาณอินพุตมาถึงที่เกต หากการเปลี่ยนแปลงสถานะบนอินพุตสองตัวมาถึงเกือบพร้อมกัน วงจรอาจเปลี่ยนไปอยู่ในสถานะที่ไม่ถูกต้อง ขึ้นอยู่กับความแตกต่างเล็กน้อยในเวลาหน่วงการส่งสัญญาณของเกต ปัญหานี้เรียกว่าสภาวะการแข่งขัน (race condition ) ในวงจรซิงโครนัส ปัญหานี้จะรุนแรงน้อยกว่า เพราะสภาวะการแข่งขันจะเกิดขึ้นได้เฉพาะจากอินพุตภายนอกระบบซิงโครนัสเท่านั้น ซึ่งเรียกว่าอินพุตอะซิงโครนัส

แม้ว่าจะมีการสร้างระบบดิจิทัลแบบอะซิงโครนัสโดยสมบูรณ์ขึ้นมาบ้างแล้ว (ดูด้านล่าง) แต่ในปัจจุบันวงจรอะซิงโครนัสโดยทั่วไปจะใช้ในส่วนสำคัญเพียงไม่กี่ส่วนของระบบซิงโครนัสที่ต้องการความเร็วเป็นอย่างยิ่ง เช่น วงจรประมวลผลสัญญาณ

ทฤษฎีดั้งเดิมของวงจรอะซิงโครนัสถูกสร้างขึ้นโดยDavid E. Mullerในช่วงกลางทศวรรษ 1950 ^{[ 8 ]}ทฤษฎีนี้ถูกนำเสนอในภายหลังในหนังสือที่มีชื่อเสียง "ทฤษฎีการสวิตช์" โดย Raymond Miller ^{[ 9 ]}

คำว่า "ตรรกะแบบอะซิงโครนัส" ใช้เพื่ออธิบายรูปแบบการออกแบบที่หลากหลาย ซึ่งใช้สมมติฐานที่แตกต่างกันเกี่ยวกับคุณสมบัติของวงจร^{[ 10 ]}สิ่งเหล่านี้แตกต่างกันไปตั้งแต่ แบบจำลอง การหน่วงเวลาแบบรวมกลุ่มซึ่งใช้องค์ประกอบการประมวลผลข้อมูลแบบ "ดั้งเดิม" โดยมีการระบุการเสร็จสิ้นด้วยแบบจำลองการหน่วงเวลาที่สร้างขึ้นในพื้นที่ ไปจนถึง การออกแบบ ที่ไม่ไวต่อการหน่วงเวลา ซึ่งสามารถรองรับการหน่วงเวลาตามอำเภอใจผ่านองค์ประกอบวงจรได้ รูปแบบหลังนี้มักจะสร้างวงจรที่มีขนาดใหญ่กว่าการใช้งานข้อมูลแบบรวมกลุ่ม แต่ไม่ไวต่อการเปลี่ยนแปลงเค้าโครงและพารามิเตอร์ ดังนั้นจึง "ถูกต้องตามการออกแบบ"

ตรรกะแบบอะซิงโครนัสเป็นตรรกะที่จำเป็นสำหรับการออกแบบระบบดิจิทัลแบบอะซิงโครนัส ระบบเหล่านี้ทำงานโดยไม่ต้องใช้สัญญาณนาฬิกาดังนั้นจึงไม่สามารถพึ่งพาได้ว่าองค์ประกอบตรรกะแต่ละตัวจะมีสถานะจริง/เท็จที่แยกจากกันในเวลาใดเวลาหนึ่ง ตรรกะ แบบบูลีน (สองค่า) ไม่เพียงพอสำหรับกรณีนี้ ดังนั้นจึงจำเป็นต้องมีส่วนขยายเพิ่มเติม

ตั้งแต่ปี 1984 Vadim O. Vasyukevich ได้พัฒนาแนวทางที่อิงตามการดำเนินการเชิงตรรกะใหม่ซึ่งเขาเรียกว่าvenjunction (โดยมีตัวดำเนินการแบบอะซิงโครนัส " x ∠ y " ซึ่งหมายถึง "การสลับxบนพื้นหลังy " หรือ "ถ้าxเมื่อyแล้ว") และsequention (โดยมีเครื่องหมายลำดับความสำคัญ " x _i ≻ x _j " และ " x _i ≺ x _j ") ซึ่งไม่เพียงแต่คำนึงถึงค่าปัจจุบันขององค์ประกอบเท่านั้นแต่ยังรวมถึงประวัติของมันด้วย^{[ 11 ] [ 12 ] [ 13 ] [ 14 ] [ 15 ]}

Karl M. Fant ได้พัฒนาวิธีการทางทฤษฎีที่แตกต่างออกไปสำหรับตรรกะแบบอะซิงโครนัสในงานของเขาเรื่องLogically determined designในปี 2548 ซึ่งใช้ตรรกะสี่ค่าโดยมีค่าว่างและค่ากลางเป็นค่าเพิ่มเติม สถาปัตยกรรมนี้มีความสำคัญเพราะแทบจะไม่ไวต่อความล่าช้า^{[ 16 ] [ 17 ]} Scott C. Smith และ Jia Di ได้พัฒนา Null Convention Logic เวอร์ชันพลังงานต่ำพิเศษของ Fant ซึ่งรวมเอาCMOS หลายเกณฑ์ ไว้ด้วย ^{[ 18 ]}เวอร์ชันนี้เรียกว่า Multi-threshold Null Convention Logic (MTNCL) หรือ Sleep Convention Logic (SCL) ^{[ 19 ]}

เครือข่าย Petriเป็นแบบจำลองที่น่าสนใจและทรงพลังสำหรับการให้เหตุผลเกี่ยวกับวงจรอะซิงโครนัส (ดูแบบจำลองความพร้อมกันในภายหลัง ) เครือข่าย Petri แบบตีความที่มีประโยชน์เป็นพิเศษ เรียกว่ากราฟการเปลี่ยนสัญญาณ (STG) ได้รับการเสนอโดยอิสระในปี 1985 โดย Leonid Rosenblum และ Alex Yakovlev ^{[ 20 ]}และ Tam-Anh Chu ^{[ 21 ]}ตั้งแต่นั้นมา STG ได้รับการศึกษาอย่างกว้างขวางทั้งในเชิงทฤษฎีและเชิงปฏิบัติ^{[ 22 ] [ 23 ]}ซึ่งนำไปสู่การพัฒนาเครื่องมือซอฟต์แวร์ที่เป็นที่นิยมสำหรับการวิเคราะห์และการสังเคราะห์วงจรควบคุมอะซิงโครนัส เช่น Petrify ^{[ 24 ]}และ Workcraft ^{[ 25 ]}

หลังจากเครือข่าย Petri ได้มีการพัฒนารูปแบบการทำงานพร้อมกันอื่นๆ ที่สามารถจำลองวงจรแบบอะซิงโครนัสได้ รวมถึงแบบจำลอง Actorและแคลคูลัสกระบวนการ

วงจรอะซิงโครนัสแสดงให้เห็นถึงข้อดีหลายประการ ทั้ง วงจร ที่แทบไม่มีความไวต่อความล่าช้า (QDI) (ซึ่งโดยทั่วไปถือว่าเป็นรูปแบบตรรกะอะซิงโครนัสที่ "บริสุทธิ์" ที่สุดที่ยังคงรักษาความเป็นสากลในการคำนวณ) และวงจรอะซิงโครนัสในรูปแบบที่ไม่บริสุทธิ์นักซึ่งใช้ข้อจำกัดด้านเวลาเพื่อประสิทธิภาพที่สูงขึ้น พื้นที่และพลังงานที่ต่ำลง ล้วนมีข้อดีหลายประการ

• การจัดการภาวะ ไม่เสถียรของตัวตัดสินอย่างมีประสิทธิภาพและประหยัด
• ประสิทธิภาพกรณีเฉลี่ย: เวลาเฉลี่ย (ความล่าช้า) ของการทำงานไม่ได้จำกัดอยู่ที่เวลาเสร็จสิ้นที่เลวร้ายที่สุดของส่วนประกอบ (เกต สายไฟ บล็อก ฯลฯ) เหมือนในวงจรซิงโครนัส^{[ 7 ] : xiv [ 3 ] : 3} ส่งผลให้ประสิทธิภาพด้านความหน่วงและปริมาณงานดีขึ้น^{[ 26 ] : 9 [ 3 ] : 3} ตัวอย่างเช่นการเสร็จสิ้นแบบคาดการณ์^{[ 27 ] [ 28 ]}ซึ่งถูกนำไปใช้ในการออกแบบตัวบวกพรีฟิกซ์แบบขนานที่เร็วกว่าแบบซิงโครนัส และตัวบวกจุดลอยตัวความแม่นยำสองเท่าประสิทธิภาพสูง^{[ 29 ]}ซึ่งมีประสิทธิภาพเหนือกว่าการออกแบบซิงโครนัสชั้นนำ
  • การเสร็จสิ้นก่อนกำหนด : ผลลัพธ์อาจถูกสร้างขึ้นก่อนเวลา เมื่อผลลัพธ์ของการประมวลผลข้อมูลนำเข้าสามารถคาดเดาได้หรือไม่มีความเกี่ยวข้อง
  • ความยืดหยุ่นโดยธรรมชาติ: จำนวนรายการข้อมูลที่แปรผันอาจปรากฏในอินพุตของไปป์ไลน์ได้ตลอดเวลา (ไปป์ไลน์หมายถึงลำดับของบล็อกฟังก์ชันที่เชื่อมโยงกัน) สิ่งนี้ช่วยให้มีประสิทธิภาพสูงในขณะที่จัดการอัตราอินพุตและเอาต์พุตที่แปรผันได้อย่างราบรื่นเนื่องจากความล่าช้าของขั้นตอนไปป์ไลน์ที่ไม่ได้กำหนดจังหวะ (บล็อกฟังก์ชัน) (อย่างไรก็ตาม อาจยังคงเกิดความแออัดได้ และควรคำนึงถึงความล่าช้าของเกตอินพุต-เอาต์พุตด้วย^{[ 30 ] : 194} ) ^{[ 26 ]}
  • ไม่จำเป็นต้องจับคู่เวลาระหว่างบล็อกฟังก์ชันด้วยเช่นกัน แม้ว่าจะได้รับแบบจำลองความล่าช้าที่แตกต่างกัน (การคาดการณ์เวลาหน่วงของเกต/สายไฟ) ซึ่งขึ้นอยู่กับแนวทางการใช้งานวงจรอะซิงโครนัสจริง^{[ 30 ] : 194}
  • หลุดพ้นจากความยากลำบากที่ทวีความรุนแรงขึ้นเรื่อยๆ ในการกระจาย สัญญาณนาฬิกาที่มี จำนวนตัวส่ง สัญญาณสูง และมีความไวต่อเวลา
  • ความเร็วของวงจรจะปรับให้เข้ากับการเปลี่ยนแปลงของอุณหภูมิและแรงดันไฟฟ้า แทนที่จะถูกล็อกไว้ที่ความเร็วที่กำหนดโดยสมมติฐานกรณีที่เลวร้ายที่สุด^{[ 3 ] : 3}
• การใช้พลังงานตามความต้องการที่ต่ำกว่า^{[ 7 ] : xiv [ 26 ] : 9 [ 3 ] : 3} การใช้พลังงานสแตนด์บายเป็นศูนย์^{[ 3 ] : 3} ในปี 2548 Epsonรายงานว่าการใช้พลังงานลดลง 70% เมื่อเทียบกับการออกแบบแบบซิงโครนัส^{[ 31 ]}นอกจากนี้ ยังสามารถถอดไดรเวอร์นาฬิกาออกได้ ซึ่งสามารถลดการใช้พลังงานได้อย่างมาก อย่างไรก็ตาม เมื่อใช้การเข้ารหัสบางอย่าง วงจรอะซิงโครนัสอาจต้องการพื้นที่มากขึ้น ทำให้มีค่าใช้จ่ายด้านพลังงานเพิ่มขึ้นเช่นเดียวกัน หากกระบวนการพื้นฐานมีคุณสมบัติการรั่วไหลที่ไม่ดี (ตัวอย่างเช่น กระบวนการซับไมโครเมตรลึกที่ใช้ก่อนการนำไดอิเล็กทริกที่มีค่า κ สูง มาใช้ )
  • ไม่จำเป็นต้องมีการจับคู่กำลังไฟระหว่างโดเมนการทำงานแบบอะซิงโครนัสภายในวงจร วงจรซิงโครนัสมีแนวโน้มที่จะดึงกระแสไฟฟ้าจำนวนมากในช่วงขอบสัญญาณนาฬิกาและหลังจากนั้นไม่นาน จำนวนโหนดที่สลับ (และด้วยเหตุนี้ ปริมาณกระแสไฟฟ้าที่ดึง) จะลดลงอย่างรวดเร็วหลังจากขอบสัญญาณนาฬิกา และลดลงเหลือศูนย์ก่อนขอบสัญญาณนาฬิกาถัดไป ในวงจรอะซิงโครนัส เวลาในการสลับของโหนดจะไม่สัมพันธ์กันในลักษณะนี้ ดังนั้นกระแสไฟฟ้าที่ดึงจึงมีแนวโน้มที่จะสม่ำเสมอกว่าและไม่กระชากเป็นช่วงๆ
• ความทนทานต่อความแปรปรวนระหว่างทรานซิสเตอร์ในกระบวนการถ่ายโอนการผลิต (ซึ่งเป็นหนึ่งในปัญหาที่ร้ายแรงที่สุดที่อุตสาหกรรมเซมิคอนดักเตอร์ต้องเผชิญเมื่อขนาดของไดเล็กลง) ความแปรผันของแรงดันไฟฟ้า อุณหภูมิ และพารามิเตอร์กระบวนการผลิต^{[ 3 ] : 3}
• การรบกวนทางแม่เหล็กไฟฟ้า (EMI) ที่รุนแรงน้อยกว่า^{[ 3 ] : 3} วงจรซิงโครนัสสร้าง EMI จำนวนมากในแถบความถี่ที่ (หรือใกล้เคียงมาก) ความถี่ของนาฬิกาและฮาร์โมนิกของมัน วงจรอะซิงโครนัสสร้างรูปแบบ EMI ที่กระจายอย่างสม่ำเสมอมากขึ้นทั่วสเปกตรัม^{[ 3 ] : 3}
• การออกแบบโมดูลาร์ (การนำกลับมาใช้ใหม่) ความต้านทานต่อสัญญาณรบกวนที่ดีขึ้น และความเข้ากันได้ทางแม่เหล็กไฟฟ้า วงจรอะซิงโครนัสมีความทนทานต่อการเปลี่ยนแปลงของกระบวนการและความผันผวนของแรงดันไฟฟ้าภายนอกมากกว่า^{[ 3 ] : 4}

• ค่าใช้จ่ายด้านพื้นที่ที่เกิดจากตรรกะเพิ่มเติมที่ใช้ในการสร้างการจับมือ^{[ 3 ] : 4} ในบางกรณี การออกแบบแบบอะซิงโครนัสอาจต้องการทรัพยากร (พื้นที่ ความเร็ววงจร การใช้พลังงาน) มากกว่าการออกแบบแบบซิงโครนัสถึงสองเท่า เนื่องจากมีการเพิ่มการตรวจจับการเสร็จสิ้นและวงจรการออกแบบเพื่อการทดสอบ^{[ 32 ] [ 3 ] : 4}
• เมื่อเปรียบเทียบกับการออกแบบแบบซิงโครนัส ในช่วงทศวรรษ 1990 และต้นทศวรรษ 2000 มีคนจำนวนไม่มากที่ได้รับการฝึกฝนหรือมีประสบการณ์ในการออกแบบวงจรอะซิงโครนัส^{[ 32 ]}
• การออกแบบแบบซิงโครนัสสามารถทดสอบและแก้ไขข้อผิดพลาดได้ง่ายกว่าการออกแบบแบบอะซิงโครนัส^{[ 33 ]}อย่างไรก็ตาม แฟนท์โต้แย้งในประเด็นนี้ โดยอ้างว่าความเรียบง่ายที่เห็นได้ชัดของตรรกะแบบซิงโครนัสเป็นผลมาจากแบบจำลองทางคณิตศาสตร์ที่ใช้โดยวิธีการออกแบบทั่วไป^{[ 17 ]}
• การควบคุมจังหวะสัญญาณนาฬิกาในวงจรซิงโครนัสแบบดั้งเดิมนั้น เป็นการประมาณค่าของวงจรอะซิงโครนัสในอุดมคติ และในบางกรณี ความเรียบง่ายของมันอาจมีน้ำหนักมากกว่าข้อดีของการออกแบบอะซิงโครนัสโดยสมบูรณ์
• ประสิทธิภาพ (ความเร็ว) ของวงจรอะซิงโครนัสอาจลดลงในสถาปัตยกรรมที่ต้องการความสมบูรณ์ของอินพุต (เส้นทางข้อมูลที่ซับซ้อนมากขึ้น) ^{[ 34 ]}
• ขาดเครื่องมือEDA เชิงพาณิชย์ที่เน้นการออกแบบแบบอะซิงโครนัสโดยเฉพาะ ^{[ 34 ]}อย่างไรก็ตาม ณ ปี 2549 สถานการณ์ก็ค่อยๆ ดีขึ้น^{[ 3 ] : x}

มีหลายวิธีในการสร้างช่องทางการสื่อสารแบบอะซิงโครนัส ซึ่งสามารถจำแนกได้ตามโปรโตคอลและการเข้ารหัสข้อมูล

มีโปรโตคอลสองตระกูลที่ใช้กันอย่างแพร่หลาย ซึ่งแตกต่างกันในวิธีการเข้ารหัสการสื่อสาร:

• การจับมือแบบสองเฟส (หรือที่รู้จักกันในชื่อโปรโตคอลสองเฟส การเข้ารหัส แบบไม่กลับเป็นศูนย์ (NRZ) หรือการส่งสัญญาณการเปลี่ยนสถานะ): การสื่อสารจะแสดงด้วยการเปลี่ยนสถานะของสายไฟ การเปลี่ยนสถานะจาก 0 เป็น 1 และจาก 1 เป็น 0 ต่างก็ถือเป็นการสื่อสาร
• การจับมือสี่เฟส (หรือที่รู้จักกันในชื่อโปรโตคอลสี่เฟส หรือ การเข้ารหัส แบบคืนค่าเป็นศูนย์ (RZ)): การสื่อสารจะแสดงด้วยการเปลี่ยนสถานะของสายไฟตามด้วยการรีเซ็ต ลำดับการเปลี่ยนสถานะจาก 0 เป็น 1 และกลับไปที่ 0 นับเป็นการสื่อสารหนึ่งครั้ง

ถึงแม้ว่าวงจรที่ใช้โปรโตคอลสี่เฟสจะมีจำนวนการเปลี่ยนสถานะต่อการสื่อสารมากกว่า แต่โดยทั่วไปแล้วจะเร็วกว่าและง่ายกว่าโปรโตคอลสองเฟส เนื่องจากสายสัญญาณจะกลับสู่สถานะเดิมเมื่อสิ้นสุดการสื่อสารแต่ละครั้ง ในขณะที่ในโปรโตคอลสองเฟส วงจรจะต้องจัดเก็บสถานะของสายสัญญาณไว้ภายใน

โปรดทราบว่าการแบ่งแยกพื้นฐานเหล่านี้ไม่ได้ครอบคลุมโปรโตคอลที่หลากหลาย โปรโตคอลเหล่านี้อาจเข้ารหัสเฉพาะคำขอและการตอบรับ หรืออาจเข้ารหัสข้อมูลด้วย ซึ่งนำไปสู่การเข้ารหัสข้อมูลแบบหลายสายที่นิยมใช้กัน โปรโตคอลอื่นๆ ที่พบได้น้อยกว่าอีกมากมายได้รับการเสนอแนะ รวมถึงการใช้สายเดียวสำหรับคำขอและการตอบรับ การใช้แรงดันไฟฟ้าที่มีนัยสำคัญหลายค่า การใช้พัลส์เพียงอย่างเดียว หรือการปรับสมดุลเวลาเพื่อกำจัดกลไกการล็อก

ในวงจรอะซิงโครนัสมีวิธีการเข้ารหัสข้อมูลสองวิธีที่ใช้กันอย่างแพร่หลาย ได้แก่ การเข้ารหัสข้อมูลแบบรวมกลุ่ม (bundled-data encoding) และการเข้ารหัสแบบหลายราง (multi-rail encoding)

อีกวิธีหนึ่งที่นิยมใช้ในการเข้ารหัสข้อมูลคือการใช้สายหลายเส้นเพื่อเข้ารหัสตัวเลขหลักเดียว โดยค่าจะถูกกำหนดโดยสายที่เกิดเหตุการณ์นั้นขึ้น วิธีนี้ช่วยหลีกเลี่ยงข้อสันนิษฐานเรื่องความล่าช้าบางประการที่จำเป็นในการเข้ารหัสข้อมูลแบบรวมกลุ่ม เนื่องจากคำขอและข้อมูลไม่ได้แยกออกจากกันอีกต่อไป

การเข้ารหัสข้อมูลแบบรวมกลุ่ม (Bundled-data encoding) ใช้สายไฟหนึ่งเส้นต่อข้อมูลหนึ่งบิต โดยมีสัญญาณร้องขอและสัญญาณตอบรับ นี่คือการเข้ารหัสแบบเดียวกับที่ใช้ในวงจรซิงโครนัสโดยไม่มีข้อจำกัดว่าการเปลี่ยนแปลงจะเกิดขึ้นที่ขอบสัญญาณนาฬิกา สัญญาณร้องขอและสัญญาณตอบรับจะถูกส่งผ่านสายไฟแยกกันโดยใช้โปรโตคอลใดโปรโตคอลหนึ่งข้างต้น วงจรเหล่านี้มักจะใช้แบบจำลองความล่าช้าแบบจำกัด โดยสัญญาณการเสร็จสิ้นจะล่าช้าพอสำหรับการคำนวณ

ในการทำงาน ผู้ส่งจะส่งสัญญาณยืนยันความพร้อมใช้งานและความถูกต้องของข้อมูลด้วยคำขอ จากนั้นผู้รับจะระบุการเสร็จสิ้นด้วยการยืนยัน ซึ่งแสดงว่าพร้อมที่จะประมวลผลคำขอใหม่ นั่นคือ คำขอจะถูกรวมเข้ากับข้อมูล จึงเป็นที่มาของชื่อ "ข้อมูลแบบรวมกลุ่ม" (bundled-data)

วงจรข้อมูลแบบรวมกลุ่มมักถูกเรียกว่าไมโครไปป์ไลน์ ไม่ว่าจะใช้โปรโตคอลแบบสองเฟสหรือสี่เฟสก็ตาม แม้ว่าคำนี้จะถูกนำมาใช้ครั้งแรกสำหรับข้อมูลแบบรวมกลุ่มสองเฟสก็ตาม

การเข้ารหัสแบบมัลติเรล (Multi-rail encoding) ใช้สายไฟหลายเส้นโดยไม่มีความสัมพันธ์แบบหนึ่งต่อหนึ่งระหว่างบิตและสายไฟ และไม่มีสัญญาณตอบรับแยกต่างหาก ความพร้อมใช้งานของข้อมูลจะแสดงโดยการเปลี่ยนแปลงสถานะบนสายไฟข้อมูลหนึ่งเส้นหรือมากกว่า (ขึ้นอยู่กับประเภทของการเข้ารหัสแบบมัลติเรล) แทนที่จะใช้สัญญาณร้องขอเหมือนในการเข้ารหัสแบบรวมข้อมูล (Bundled-data encoding) ซึ่งมีข้อดีคือการสื่อสารข้อมูลไม่ไวต่อความล่าช้า การเข้ารหัสแบบมัลติเรลที่ใช้กันทั่วไปสองแบบคือแบบวันฮอต (One-hot) และแบบดูอัลเรล (Dual-rail) การเข้ารหัสแบบวันฮอต (หรือที่เรียกว่า 1-of-n) แสดงตัวเลขในฐาน n ด้วยการสื่อสารบนสายไฟเส้นใดเส้นหนึ่งจาก n เส้น การเข้ารหัสแบบดูอัลเรลใช้สายไฟเป็นคู่เพื่อแสดงแต่ละบิตของข้อมูล จึงเป็นที่มาของชื่อ "ดูอัลเรล" โดยสายไฟเส้นหนึ่งในคู่จะแสดงค่าบิตเป็น 0 และอีกเส้นหนึ่งจะแสดงค่าบิตเป็น 1 ตัวอย่างเช่น ตัวเลขสองบิตที่เข้ารหัสแบบดูอัลเรลจะแสดงด้วยสายไฟสองคู่ รวมเป็นสี่สาย ในระหว่างการสื่อสารข้อมูล การสื่อสารจะเกิดขึ้นบนสายไฟแต่ละคู่เพื่อระบุบิตของข้อมูล โดยทั่วไปแล้วการเข้ารหัส m n จะแทนข้อมูลด้วยคำ m คำในฐาน n ${\displaystyle \times }$

การเข้ารหัสแบบรางคู่ที่มีโปรโตคอลสี่เฟสเป็นวิธีที่พบได้บ่อยที่สุด และเรียกอีกอย่างว่าการเข้ารหัสสามสถานะเนื่องจากมีสถานะที่ถูกต้องสองสถานะ (10 และ 01 หลังจากการเปลี่ยนสถานะ) และสถานะรีเซ็ต (00) การเข้ารหัสอีกแบบที่พบได้ทั่วไป ซึ่งทำให้การใช้งานง่ายกว่าแบบรางคู่สองเฟสแบบวันฮอต คือการเข้ารหัสสี่สถานะหรือการเข้ารหัสแบบรางคู่ระดับ ซึ่งใช้บิตข้อมูลและบิตพาริตีเพื่อให้ได้โปรโตคอลสองเฟส

ซีพียูแบบอะซิงโครนัสเป็น หนึ่งในแนวคิดหลายประการที่จะเปลี่ยนแปลงการออกแบบซีพียูอย่างสิ้นเชิง

แตกต่างจากโปรเซสเซอร์ทั่วไป โปรเซสเซอร์แบบไร้สัญญาณนาฬิกา (ซีพียูแบบอะซิงโครนัส) ไม่มีสัญญาณนาฬิกาหลักเพื่อประสานการทำงานของข้อมูลผ่านไปป์ไลน์ แต่จะใช้ตัวควบคุมลอจิกที่เรียกว่า "ตัวควบคุมไปป์ไลน์" หรือ "ตัวจัดลำดับ FIFO" ในการประสานงานขั้นตอนต่างๆ โดยพื้นฐานแล้ว ตัวควบคุมไปป์ไลน์จะส่งสัญญาณนาฬิกาไปยังขั้นตอนถัดไปเมื่อขั้นตอนปัจจุบันเสร็จสมบูรณ์ ด้วยวิธีนี้จึงไม่จำเป็นต้องมีสัญญาณนาฬิกาหลัก ที่จริงแล้ว การสร้างอุปกรณ์ประสิทธิภาพสูงในลอจิกแบบอะซิงโครนัสอาจทำได้ง่ายกว่าในลอจิกแบบมีสัญญาณนาฬิกาด้วยซ้ำ

• ส่วนประกอบต่างๆ สามารถทำงานด้วยความเร็วที่แตกต่างกันได้ในซีพียูแบบอะซิงโครนัส ในขณะที่ส่วนประกอบหลักทั้งหมดของซีพียูแบบมีสัญญาณนาฬิกาจะต้องซิงโครไนซ์กับสัญญาณนาฬิกาหลักอยู่เสมอ
• ซีพียูแบบดั้งเดิมไม่สามารถ "ทำงานได้เร็วกว่า" ประสิทธิภาพสูงสุดที่คาดการณ์ไว้ในกรณีที่เลวร้ายที่สุดของขั้นตอน/คำสั่ง/ส่วนประกอบที่ช้าที่สุด เมื่อซีพียูแบบอะซิงโครนัสทำงานเสร็จเร็วกว่าที่คาดไว้ ขั้นตอนถัดไปสามารถเริ่มประมวลผลผลลัพธ์ได้ทันที แทนที่จะรอการซิงโครไนซ์กับนาฬิกาหลัก การทำงานอาจเสร็จเร็วกว่าปกติเนื่องจากคุณลักษณะของข้อมูลที่กำลังประมวลผล (เช่น การคูณอาจเร็วมากเมื่อคูณด้วย 0 หรือ 1 แม้ว่าจะรันโค้ดที่สร้างโดยคอมไพเลอร์แบบง่ายๆ ก็ตาม) หรือเนื่องจากการตั้งค่าแรงดันไฟฟ้าหรือความเร็วบัสที่สูงกว่า หรืออุณหภูมิแวดล้อมที่ต่ำกว่า "ปกติ" หรือที่คาดไว้

ผู้สนับสนุนตรรกะแบบอะซิงโครนัสเชื่อว่าความสามารถเหล่านี้จะมีประโยชน์ดังต่อไปนี้:

• การใช้พลังงานต่ำกว่าสำหรับระดับประสิทธิภาพที่กำหนด และ
• ความเร็วในการประมวลผลสูงสุดที่เป็นไปได้

ข้อเสียเปรียบที่ใหญ่ที่สุดของ CPU แบบไม่มีนาฬิกาคือ เครื่องมือ ออกแบบ CPU ส่วนใหญ่ จะถือว่า CPU นั้นมีนาฬิกา (เช่นวงจรซิงโครนัส ) เครื่องมือหลายอย่าง "บังคับใช้แนวทางการออกแบบแบบซิงโครนัส" ^{[ 35 ]}การสร้าง CPU แบบไม่มีนาฬิกา (การออกแบบวงจรแบบอะซิงโครนัส) เกี่ยวข้องกับการปรับเปลี่ยนเครื่องมือออกแบบเพื่อจัดการกับตรรกะแบบไม่มีนาฬิกา และทำการทดสอบเพิ่มเติมเพื่อให้แน่ใจว่าการออกแบบหลีกเลี่ยง ปัญหา เมตาสเตเบิลกลุ่มที่ออกแบบAMULETยกตัวอย่างเช่น ได้พัฒนาเครื่องมือที่เรียกว่า LARD ^{[ 36 ]}เพื่อรับมือกับการออกแบบที่ซับซ้อนของ AMULET3

ถึงแม้จะมีอุปสรรคมากมาย แต่ก็มีการสร้างซีพียูแบบอะซิงโครนัสขึ้นมาได้เป็นจำนวนมาก

ORDVAC ในปี พ.ศ. 2494 เป็นรุ่นต่อจากENIAC และ เป็นคอมพิวเตอร์แบบอะซิงโครนัสเครื่องแรกที่เคยสร้างขึ้น^{[ 37 ] [ 38 ]}

ILLIAC IIเป็นโปรเซสเซอร์แบบอะซิงโครนัสอัตโนมัติตัวแรกที่มีการออกแบบที่ไม่ขึ้นกับความเร็ว ถือเป็นคอมพิวเตอร์ที่ทรงพลังที่สุดในขณะนั้น^{[ 37 ]}

โมดูลถ่ายโอนรีจิสเตอร์ DEC PDP-16 (ประมาณปี 1973) อนุญาตให้นักทดลองสร้างองค์ประกอบการประมวลผลแบบอะซิงโครนัส 16 บิตได้ ค่าหน่วงเวลาสำหรับแต่ละโมดูลนั้นคงที่และอิงตามจังหวะเวลาที่เลวร้ายที่สุดของโมดูลนั้น ๆ

ตั้งแต่ช่วงกลางทศวรรษ 1980 Caltechได้ออกแบบ CPU ที่ไม่ใช่เชิงพาณิชย์จำนวน 4 ตัวเพื่อพยายามประเมินประสิทธิภาพและประสิทธิภาพการใช้พลังงานของวงจรอะซิงโครนัส^{[ 39 ] [ 40 ]}

ไมโครโปรเซสเซอร์แบบอะซิงโครนัสของ Caltech (CAM)

ในปี พ.ศ. 2531 ไมโครโปรเซสเซอร์แบบอะซิงโครนัสของ Caltech (CAM) เป็น ไมโครโปรเซสเซอร์แบบอะซิงโครนัส กึ่งไม่ไวต่อความล่าช้า (QDI) ตัวแรกที่ผลิตโดย Caltech ^{[ 39 ] [ 41 ]} โปรเซสเซอร์นี้มีสถาปัตยกรรมคำสั่ง RISC ISA กว้าง 16 บิตและหน่วยความจำคำสั่งและข้อมูลแยกต่างหาก [ ^{39 ] ผลิต}โดยMOSISและได้รับทุนสนับสนุนจากDARPAโครงการนี้อยู่ภายใต้การกำกับดูแลของสำนักงานวิจัยกองทัพเรือสำนักงานวิจัยกองทัพบกและสำนักงานวิจัยวิทยาศาสตร์กองทัพอากาศ [ ^{39 ] : 12}

ระหว่างการสาธิต นักวิจัยได้โหลดโปรแกรมอย่างง่ายที่ทำงานวนซ้ำอย่างรวดเร็ว โดยส่งสัญญาณพัลส์ไปยังสายเอาต์พุตเส้นหนึ่งหลังจากแต่ละคำสั่ง สายเอาต์พุตนี้เชื่อมต่อกับออสซิลโลสโคป เมื่อวางถ้วยกาแฟร้อนลงบนชิป อัตราการส่งสัญญาณพัลส์ (อัตรา "นาฬิกา" ที่แท้จริง) จะลดลงเองตามธรรมชาติเพื่อปรับให้เข้ากับประสิทธิภาพที่ลดลงของทรานซิสเตอร์ที่ร้อนขึ้น เมื่อ เท ไนโตรเจนเหลวลงบนชิป อัตราการประมวลผลคำสั่งจะพุ่งสูงขึ้นโดยไม่ต้องมีการแทรกแซงเพิ่มเติม นอกจากนี้ ที่อุณหภูมิต่ำลง แรงดันไฟฟ้าที่จ่ายให้กับชิปสามารถเพิ่มขึ้นได้อย่างปลอดภัย ซึ่งช่วยปรับปรุงอัตราการประมวลผลคำสั่งได้เช่นกัน โดยไม่ต้องมีการกำหนดค่าเพิ่มเติมใดๆ

เมื่อนำไปใช้ในแกลเลียมอาร์เซไนด์ ( HGaAs)₃) มีการอ้างว่าสามารถบรรลุ 100MIPS ^{[ 39 ] : 5} โดยรวมแล้ว เอกสารวิจัยตีความว่าประสิทธิภาพของ CAM ที่ได้นั้นเหนือกว่าเมื่อเทียบกับทางเลือกเชิงพาณิชย์ที่มีอยู่ในขณะนั้น^{[ 39 ] : 5}

มินิเอ็มไอพีเอส

ในปี พ.ศ. 2541 ได้มีการสร้าง MiniMIPS ซึ่งเป็นไมโครคอนโทรลเลอร์แบบอะซิงโครนัสMIPS I ที่ใช้ในการทดลอง แม้ว่า ประสิทธิภาพที่คาดการณ์ โดย SPICEจะอยู่ที่ประมาณ 280 MIPS ที่ 3.3 V แต่การใช้งานจริงกลับมีข้อผิดพลาดหลายประการในการออกแบบ (ความผิดพลาดของมนุษย์) และผลลัพธ์ที่ได้กลับต่ำกว่าที่คาดการณ์ไว้ประมาณ 40% (ดูตาราง) ^{[ 39 ] : 5}

ลูโทเนียม 8051

สร้างขึ้นในปี 2546 เป็น ไมโครคอนโทรลเลอร์แบบอะซิงโครนัส ที่แทบไม่ไวต่อความล่าช้าออกแบบมาเพื่อประสิทธิภาพการใช้พลังงาน^{[ 40 ] [ 39 ] : 9} การใช้งานไมโครคอนโทรลเลอร์เป็นไปตามสถาปัตยกรรมฮาร์วาร์ด^{[ 40 ]}

ในปี 2547 Epson ได้ผลิตไมโครโปรเซสเซอร์แบบงอได้ตัวแรกของโลกชื่อ ACT11 ซึ่งเป็นชิปอะซิงโครนัส 8 บิต^{[ 42 ] [ 43 ] [ 44 ] [ 45 ] [ 46 ]}โปรเซสเซอร์แบบซิงโครนัสที่ยืดหยุ่นได้จะทำงานช้ากว่า เนื่องจาก1การดัดงอวัสดุที่ใช้ในการผลิตชิปทำให้เกิดความผันแปรอย่างมากและคาดเดาไม่ได้ในความล่าช้าของทรานซิสเตอร์ต่างๆ ซึ่งต้องสมมติสถานการณ์ที่เลวร้ายที่สุดไว้ทุกที่ และทุกอย่างจะต้องทำงานที่ความเร็วของสถานการณ์ที่เลวร้ายที่สุด โปรเซสเซอร์นี้มีจุดประสงค์เพื่อใช้ในสมาร์ทการ์ดซึ่งปัจจุบันชิปมีขนาดจำกัดให้เล็กพอที่จะคงรูปทรงแข็งได้

ในปี 2557 IBM ประกาศ ชิปที่พัฒนาโดย SyNAPSEซึ่งทำงานในลักษณะอะซิงโครนัส โดยมีจำนวนทรานซิสเตอร์ สูงที่สุด ในบรรดาชิปที่เคยผลิตมา ชิปของ IBM ใช้พลังงานน้อยกว่าระบบคอมพิวเตอร์แบบดั้งเดิมหลายเท่าตัวในการทดสอบการจดจำรูปแบบ^{[ 47 ]}

• ORDVACและILLIAC I (1951) (เหมือนกัน) ^{[ 37 ] [ 38 ]}
• จอห์นเนียค (1953) ^{[ 48 ]}
• ไวแซค (1955)
• เคียฟ (พ.ศ. 2491) เครื่องจักรโซเวียตที่ใช้ภาษาโปรแกรมที่มีตัวชี้ ซึ่งเร็วกว่าการใช้ภาษา PL/1 มาก^{[ 49 ]}
• ILLIAC II (1962) ^{[ 37 ]}
• มหาวิทยาลัยวิคตอเรียแห่งแมนเชสเตอร์สร้างAtlas (1964)
• คอมพิวเตอร์เมนเฟรม ICL 1906A และ 1906S ซึ่งเป็นส่วนหนึ่งของซีรีส์ 1900 และจำหน่ายโดย ICLตั้งแต่ปี 1964 เป็นเวลากว่าทศวรรษ^{[ 50 ]}
• คอมพิวเตอร์โปแลนด์รุ่นKAR-65 และ K-202 (ปี 1965 และ 1970 ตามลำดับ)
• ซีพียู Honeywell 6180 (พ.ศ. 2515) ^{[ 51 ]}และซีรี่ส์ 60 ระดับ 68 (พ.ศ. 2524) ^{[ 52 ] [ 53 ]}ซึ่งMulticsทำงานแบบอะซิ งโครนัส
• โมดูลไมโครโปรเซสเซอร์บิตสไลซ์ของโซเวียต (ปลายทศวรรษ 1970) ^{[ 54 ] [ 55 ]}ผลิตเป็น К587, ^{[ 56 ]} К588 ^{[ 57 ]}และ К1883 (U83x ในเยอรมนีตะวันออก) ^{[ 58 ]}
• ไมโครโปรเซสเซอร์อะซิงโครนัสของ Caltech ซึ่งเป็นไมโครโปรเซสเซอร์อะซิงโครนัสเครื่องแรกของโลก (1988) ^{[ 39 ] [ 41 ]}
• ARM-implementing AMULET (1993 and 2000)
• Asynchronous implementation of MIPS R3000, dubbed MiniMIPS (1998)
• Several versions of the XAP processor experimented with different asynchronous design styles: a bundled data XAP, a 1-of-4 XAP, and a 1-of-2 (dual-rail) XAP (2003?)^[59]
• ARM-compatible processor (2003?) designed by Z. C. Yu, S. B. Furber, and L. A. Plana; "designed specifically to explore the benefits of asynchronous design for security sensitive applications"^[59]
• SAMIPS (2003), a synthesisable asynchronous implementation of the MIPS R3000 processor^[60][61]
• "Network-based Asynchronous Architecture" processor (2005) that executes a subset of the MIPS architecture instruction set^[59]
• ARM996HS processor (2006) from Handshake Solutions
• HT80C51 processor (2007?) from Handshake Solutions.^[62]
• Vortex, a superscalargeneral purpose CPU with a load/store architecture from Intel (2007);^[63] it was developed as Fulcrum Microsystem test Chip 2 and was not commercialized, excepting some of its components; the chip included DDR SDRAM and a 10Gb Ethernet interface linked via Nexus system-on-chip net to the CPU^[63][64]
• SEAforth multi-core processor (2008) from Charles H. Moore^[65]
• GA144^[66]multi-core processor (2010) from Charles H. Moore
• TAM16: 16-bit asynchronous microcontroller IP core (Tiempo)^[67]
• Aspida asynchronous DLX core;^[68] the asynchronous open-source DLX processor (ASPIDA) has been successfully implemented both in ASIC and FPGA versions^[69]

• Adiabatic logic
• Event camera (asynchronous camera)
• Perfect clock gating
• Petri nets
• Sequential logic (asynchronous)
• Signal transition graphs
• Transputer – Series of pioneering microprocessors from the 1980s

• TIDEจาก Handshake Solutions ในประเทศเนเธอร์แลนด์ เป็นเครื่องมือออกแบบวงจรอะซิงโครนัสเชิงพาณิชย์ มีให้ใช้งานสำหรับวงจรอะซิงโครนัส ARM (ARM996HS) และ 8051 (HT80C51) ในเชิงพาณิชย์
• บทนำเกี่ยวกับการออกแบบวงจรอะซิงโครนัสเก็บถาวรเมื่อวันที่ 23 มิถุนายน 2010 ที่Wayback Machineโดย Davis และ Nowick
• ตรรกะตามข้อตกลงที่เป็นศูนย์ ซึ่งเป็นรูปแบบการออกแบบที่ริเริ่มโดย Theseus Logic ซึ่งได้ผลิต ASIC มากกว่า 20 รายการโดยใช้แกนไมโครคอนโทรลเลอร์ NCL08 และ NCL8501 [1]
• The Status of Asynchronous Design in Industry Information Society Technologies (IST) Programme, IST-1999-29119, D. A. Edwards W. B. Toms, June 2004, via www.scism.lsbu.ac.uk
• The Red Star is a version of the MIPS R3000 implemented in asynchronous logic
• The Amulet microprocessors were asynchronous ARMs, built in the 1990s at University of Manchester, England
• The SAMIPS synthesised asynchronous MIPS R3000 processor.
• The N-Protocol developed by Navarre AsyncArt, the first commercial asynchronous design methodology for conventional FPGAs
• PGPSALM an asynchronous implementation of the 6502 microprocessor
• Caltech Async Group home page
• Tiempo: French company providing asynchronous IP and design tools
• Epson ACT11 Flexible CPU Press Release
• Newcastle upon Tyne Async Group page

• Media related to Asynchronous circuits at Wikimedia Commons