Graphics Core Next ( GCN ) ^{[ 1 ]}เป็นชื่อรหัสสำหรับชุด สถาปัตยกรรม ไมโครและสถาปัตยกรรมชุดคำสั่ง ที่ AMDพัฒนาขึ้นสำหรับGPU ของตน เพื่อสืบทอดต่อจาก สถาปัตยกรรมไมโคร TeraScaleผลิตภัณฑ์แรกที่ใช้ GCN เปิดตัวเมื่อวันที่ 9 มกราคม 2555 ^{[ 2 ]}

GCN เป็นสถาปัตยกรรมไมโครSIMD ชุดคำสั่งที่ลดลง ซึ่งแตกต่างจากสถาปัตยกรรม SIMD คำสั่งยาวมากของ TeraScale ^{[ 3 ]} GCN ต้องการทรานซิสเตอร์ มากกว่า TeraScale อย่างมาก แต่มีข้อดีสำหรับ การคำนวณ GPU ทั่วไป (GPGPU) เนื่องจากคอมไพเลอร์ ที่ง่าย กว่า

ชิปประมวลผลกราฟิก GCN ผลิตด้วยเทคโนโลยี CMOSที่ 28 นาโนเมตร และFinFETที่14 นาโนเมตร (โดยSamsung ElectronicsและGlobalFoundries ) และ7 นาโนเมตร (โดยTSMC ) โดยมีให้เลือกใช้ในรุ่นที่เลือกของกราฟิกการ์ด AMD Radeon HD 7000 , HD 8000 , 200 , 300 , 400 , 500และVega series รวมถึง Radeon VII ที่วางจำหน่ายแยกต่างหาก นอกจากนี้ GCN ยังถูกใช้ในส่วนกราฟิกของหน่วยประมวลผลเร่งความเร็ว (APU) ซึ่งรวมถึง APU ในPlayStation 4และXbox Oneด้วย

สถาปัตยกรรมไมโครและสถาปัตยกรรมชุดคำสั่ง GCN ถูกแทนที่ด้วยRDNAในปี 2019

ชุดคำสั่ง GCN เป็นกรรมสิทธิ์ของ AMD และได้รับการพัฒนาขึ้นโดยเฉพาะสำหรับ GPU โดยไม่มีการดำเนินการย่อยสำหรับการหาร

เอกสารประกอบมีให้สำหรับ:

• ชุดคำสั่ง Graphics Core Next 1
• ชุดคำสั่ง Graphics Core Next 2
• ^{ชุดคำ สั่ง} Graphics Core Next 3 และ 4 [ ^{4 ]}
• ชุดคำสั่ง Graphics Core Next 5และ
• สถาปัตยกรรม ชุดคำสั่ง "Vega" ขนาด 7 นาโนเมตร (หรือเรียกอีกอย่างว่า Graphics Core Next 5.1)

มีแบ็กเอนด์คอมไพเลอร์ LLVM สำหรับชุดคำสั่ง GCN [ 5 ^{]ซึ่งใช้}โดยMesa 3D

GNU Compiler Collection 9 รองรับ GCN 3 และ GCN 5 ตั้งแต่ปี 2019 ^{[ 6 ]}สำหรับโปรแกรมแบบเธรดเดียวและแบบสแตนด์อะโลน โดย GCC 10 ยังรองรับการถ่ายโอนงานผ่านOpenMP และ OpenACC อีก ด้วย ^{[ 7 ]}

MIAOW เป็นการ ใช้งาน RTL แบบโอเพนซอร์ส ของสถาปัตยกรรมไมโคร AMD Southern Islands GPGPU

ในเดือนพฤศจิกายน พ.ศ. 2558 AMD ได้ประกาศโครงการ Boltzmann Initiative ซึ่งมีเป้าหมายเพื่อเปิดใช้งาน การพอร์ตแอปพลิเคชันที่ใช้ CUDA ไปยัง โมเดลการเขียนโปรแกรมC++ทั่วไป^{[ 8 ]}

ในงาน Super Computing 15 นั้น AMD ได้จัดแสดงHeterogeneous Compute Compiler (HCC) ซึ่งเป็นไดรเวอร์Linux แบบไร้หน้าจอ และ โครงสร้างพื้นฐานรันไทม์ HSAสำหรับการประมวลผลประสิทธิภาพสูงระดับคลัสเตอร์ รวมถึงเครื่องมือ Heterogeneous-compute Interface for Portability (HIP) สำหรับการพอร์ตแอปพลิเคชัน CUDA ไปยังโมเดล C++ ทั่วไปดังกล่าว

ณ เดือนกรกฎาคม พ.ศ. 2560 ชุดคำสั่ง Graphics Core Next มีการพัฒนามาแล้ว 5 รุ่น ความแตกต่างระหว่าง 4 รุ่นแรกค่อนข้างน้อย แต่สถาปัตยกรรม GCN รุ่นที่ 5 มีโปรเซสเซอร์สตรีมที่ได้รับการดัดแปลงอย่างมากเพื่อปรับปรุงประสิทธิภาพและรองรับการประมวลผลตัวเลขความแม่นยำต่ำ 2 ตัวพร้อมกันแทนที่จะเป็นตัวเลขความแม่นยำสูงเพียงตัวเดียว^{[ 9 ]}

ตัวประมวลผลคำสั่งกราฟิก (GCP) เป็นหน่วยการทำงานของสถาปัตยกรรมไมโคร GCN ในบรรดางานอื่นๆ มันมีหน้าที่รับผิดชอบในการจัดการเชเดอร์แบบ อะซิงโครนัส ^{[ 10 ]}

หน่วยประมวลผลแบบอะซิงโครนัส (ACE) เป็นหน่วยการทำงานเฉพาะที่ทำหน้าที่ประมวลผล โดยมีวัตถุประสงค์คล้ายคลึงกับหน่วยประมวลผลคำสั่งกราฟิก (Graphics Command Processor)

นับตั้งแต่ GCN รุ่นที่สาม ฮาร์ดแวร์จะมีตัวจัดตารางเวลา สองตัว ตัวหนึ่งใช้สำหรับจัดตารางเวลา "wavefronts" ระหว่างการประมวลผล shader (CU Scheduler หรือ Compute Unit Scheduler) และอีกตัวใช้สำหรับจัดตารางเวลาการทำงานของคิวการวาดและการคำนวณ ตัวหลังนี้ช่วยเพิ่มประสิทธิภาพโดยการดำเนินการคำนวณเมื่อหน่วยประมวลผล (CU) ถูกใช้งานน้อยเกินไปเนื่องจากคำสั่งกราฟิกถูกจำกัดด้วยความเร็วของไปป์ไลน์ฟังก์ชันคงที่หรือแบนด์วิดท์ ฟังก์ชันนี้เรียกว่า การคำนวณแบบอะซิงโครนัส (Async Compute)

สำหรับเชเดอร์ที่กำหนดไว้ ไดรเวอร์ GPU อาจจัดลำดับคำสั่งบนCPUเพื่อลดความหน่วงให้น้อยที่สุด

ตัวประมวลผลเรขาคณิตประกอบด้วยตัวประกอบเรขาคณิต (Geometry Assembler), ตัวสร้างรูปทรงเรขาคณิต (Tessellator) และตัวประกอบจุดยอด (Vertex Assembler)

Tesselator สามารถทำการแบ่งพื้นผิวด้วยฮาร์ดแวร์ตามที่กำหนดโดยDirect3D 11 และOpenGL 4.6 ^{[ 11 ]}และประสบความสำเร็จเหนือกว่าATI TruForm และการแบ่งพื้นผิวด้วยฮาร์ดแวร์ใน TeraScale ในฐานะ แกนทรัพย์สินทางปัญญาเซมิคอนดักเตอร์ล่าสุดของ AMD ในขณะนั้น

หน่วยประมวลผล (CU) หนึ่งหน่วยประกอบด้วยตัวประมวลผลเชเดอร์ 64 ตัวและหน่วยประมวลผลการแมปพื้นผิว (TMU) 4 หน่วย ^{[ 12 ] [ 13 ]}หน่วยประมวลผลแยกจากกัน แต่ส่งข้อมูลไปยังหน่วยประมวลผลเอาต์พุตการเรนเดอร์ (ROP) ^{[ 13 ]}แต่ละหน่วยประมวลผลประกอบด้วยสิ่งต่อไปนี้:

• ตัวกำหนดตารางเวลา CU
• หน่วยสาขาและข้อความ
• 4 หน่วยเวกเตอร์ SIMD (SIMD-VU) ขนาด 16 เลน
• ไฟล์ รีจิสเตอร์อเนกประสงค์เวกเตอร์ (VGPR) ขนาด 64 กิโลไบต์ จำนวน 4 ไฟล์
• 1 หน่วยสเกลาร์ (SU)
• ไฟล์GPRแบบสเกลาร์ขนาด 8 KiB ^{[ 14 ]}
• ส่วนแบ่งข้อมูลในพื้นที่ 64 กิโลไบต์
• หน่วยกรองพื้นผิว 4 หน่วย
• 16 หน่วยการดึงข้อมูล/จัดเก็บพื้นผิว
• แคชระดับ 1 (L1) ขนาด 16 กิโล ไบต์

หน่วยประมวลผลสี่หน่วยถูกเชื่อมต่อเพื่อใช้แคชคำสั่ง L1 ขนาด 16 KiB และแคชข้อมูล L1 ขนาด 32 KiB ร่วมกัน ซึ่งทั้งสองเป็นแบบอ่านอย่างเดียว SIMD-VU ทำงานกับองค์ประกอบ 16 รายการในแต่ละครั้ง (ต่อรอบ) ในขณะที่ SU สามารถทำงานกับองค์ประกอบหนึ่งรายการในแต่ละครั้ง (หนึ่งรายการต่อรอบ) นอกจากนี้ SU ยังจัดการการดำเนินการอื่นๆ เช่น การแตกสาขา^{[ 15 ]}

SIMD-VU แต่ละตัวมีหน่วยความจำส่วนตัวสำหรับเก็บรีจิสเตอร์ รีจิสเตอร์มีสองประเภท ได้แก่ รีจิสเตอร์แบบสเกลาร์ (S0, S1 เป็นต้น) ซึ่งเก็บตัวเลขขนาด 4 ไบต์ และรีจิสเตอร์แบบเวกเตอร์ (V0, V1 เป็นต้น) ซึ่งแต่ละตัวแทนชุดตัวเลข 4 ไบต์ จำนวน 64 ชุด ในรีจิสเตอร์แบบเวกเตอร์ การทำงานทุกอย่างจะทำแบบขนานกับตัวเลขทั้ง 64 ตัว ซึ่งสอดคล้องกับอินพุต 64 ตัว ตัวอย่างเช่น อาจทำงานกับพิกเซลที่แตกต่างกัน 64 พิกเซลพร้อมกัน (สำหรับแต่ละพิกเซล อินพุตจะแตกต่างกันเล็กน้อย ดังนั้นสีที่ได้จึงแตกต่างกันเล็กน้อย)

SIMD-VU แต่ละตัวมีพื้นที่สำหรับรีจิสเตอร์สเกลาร์ 512 ตัว และรีจิสเตอร์เวกเตอร์ 256 ตัว

AMD อ้างว่าหน่วยประมวลผล GCN แต่ละหน่วย (CU) มี Local Data Share (LDS) ขนาด 64 KiB ^{[ 16 ]}

ตัวจัดตารางเวลา CU เป็นบล็อกฟังก์ชันฮาร์ดแวร์ที่ทำหน้าที่เลือกเวฟฟรอนต์ที่ SIMD-VU จะดำเนินการ โดยจะเลือก SIMD-VU หนึ่งตัวต่อรอบสำหรับการจัดตารางเวลา อย่าสับสนกับตัวจัดตารางเวลาฮาร์ดแวร์หรือซอฟต์แวร์อื่นๆ

เชเดอร์ (Shader)คือโปรแกรมขนาดเล็กที่เขียนด้วยGLSLซึ่งทำหน้าที่ประมวลผลกราฟิก และเคอร์เนล (Kernel)คือโปรแกรมขนาดเล็กที่เขียนด้วยOpenCLซึ่งทำหน้าที่ประมวลผล GPGPU กระบวนการเหล่านี้ไม่จำเป็นต้องใช้รีจิสเตอร์จำนวนมาก แต่จำเป็นต้องโหลดข้อมูลจากหน่วยความจำระบบหรือหน่วยความจำกราฟิก ซึ่งการทำงานนี้ทำให้เกิดความหน่วงแฝงอย่างมาก AMD และ Nvidia เลือกใช้วิธีการที่คล้ายกันเพื่อซ่อนความหน่วงแฝงที่หลีกเลี่ยงไม่ได้นี้ นั่นคือ การจัดกลุ่มเธรด หลายๆ เธรด เข้าด้วยกัน AMD เรียกกลุ่มดังกล่าวว่า "เวฟฟรอนท์" (Wavefront) ในขณะที่ Nvidia เรียกว่า "วาร์ป" (Warp) กลุ่มของเธรดเป็นหน่วยพื้นฐานที่สุดของการจัดตารางการทำงานของ GPU ที่ใช้วิธีการนี้เพื่อซ่อนความหน่วงแฝง มันคือขนาดข้อมูลที่เล็กที่สุดที่ประมวลผลในลักษณะ SIMD หน่วยโค้ดที่เล็กที่สุดที่สามารถเรียกใช้งานได้ และเป็นวิธีในการประมวลผลคำสั่งเดียวบนเธรดทั้งหมดในกลุ่มนั้นพร้อมกัน

ใน GPU ตระกูล GCN ทุกรุ่น "wavefront" ประกอบด้วย 64 เธรด และใน GPU ตระกูล Nvidia ทุกรุ่น "warp" ประกอบด้วย 32 เธรด

วิธีแก้ปัญหาของ AMD คือการกำหนดเวฟฟรอนท์หลายตัวให้กับ SIMD-VU แต่ละตัว ฮาร์ดแวร์จะกระจายรีจิสเตอร์ไปยังเวฟฟรอนท์ต่างๆ และเมื่อเวฟฟรอนท์หนึ่งกำลังรอผลลัพธ์บางอย่างซึ่งอยู่ในหน่วยความจำ ตัวจัดตารางเวลา CU จะกำหนดเวฟฟรอนท์อื่นให้กับ SIMD-VU นั้น เวฟฟรอนท์จะถูกกำหนดให้กับ SIMD-VU แต่ละตัว และ SIMD-VU จะไม่แลกเปลี่ยนเวฟฟรอนท์กัน สามารถกำหนดเวฟฟรอนท์ได้สูงสุด 10 ตัวต่อ SIMD-VU (ดังนั้น 40 ตัวต่อ CU)

AMD CodeXLแสดงตารางที่แสดงความสัมพันธ์ระหว่างจำนวน SGPR และ VGPR กับจำนวนเวฟฟรอนต์ แต่โดยพื้นฐานแล้ว สำหรับ SGPR จะมีค่าอยู่ระหว่าง 104 ถึง 512 ต่อจำนวนเวฟฟรอนต์ และสำหรับ VGPR จะมีค่าอยู่ระหว่าง 256 ต่อจำนวนเวฟฟรอนต์

โปรดทราบว่า เมื่อใช้ร่วมกับคำสั่ง SSEแนวคิดเกี่ยวกับระดับพื้นฐานที่สุดของการประมวลผลแบบขนานนี้ มักเรียกว่า "ความกว้างของเวกเตอร์" ความกว้างของเวกเตอร์นั้นกำหนดโดยจำนวนบิตทั้งหมดในเวกเตอร์นั้น

แต่ละหน่วยเวกเตอร์ SIMD ประกอบด้วย:

• หน่วยคำนวณและตรรกะ (ALU) แบบเวกเตอร์จำนวนเต็มและจุดลอยตัว 16 เลน
• ไฟล์ Vector General Purpose Register (VGPR) ขนาด 64 KiB
• ตัวนับโปรแกรม 48 บิต จำนวน 10 ตัว
• บัฟเฟอร์คำสั่งสำหรับเวฟฟรอนต์ 10 ชุด (แต่ละเวฟฟรอนต์ประกอบด้วยเธรด 64 เธรด หรือมีขนาดเท่ากับ VGPR เชิงตรรกะหนึ่งหน่วย)
• คลื่นสัญญาณ 64 เธรดถูกส่งไปยังหน่วยประมวลผล SIMD 16 เลนในสี่รอบการทำงาน

แต่ละ SIMD-VU มีบัฟเฟอร์คำสั่งเวฟฟรอนต์ 10 ตัว และใช้เวลา 4 รอบการทำงานในการประมวลผลเวฟฟรอนต์หนึ่งตัว

โดยทั่วไปแล้ว การใช้งาน GCN จำนวนมากมักมาพร้อมกับ บล็อก ASIC อื่นๆ ของ AMD อีกหลาย บล็อก ซึ่งรวมถึงแต่ไม่จำกัดเพียงUnified Video Decoder , Video Coding EngineและAMD TrueAudio

เอ็นจิ้นการเข้ารหัสวิดีโอเป็นASIC สำหรับการเข้ารหัสวิดีโอ ซึ่งเปิดตัวครั้งแรกในซีรี่ส์ Radeon HD 7000 ^{[ 17 ]}

VCE เวอร์ชันแรกเพิ่มการรองรับการเข้ารหัสเฟรม I และ P ใน รูปแบบ H.264 โดยใช้รูปแบบพิกเซล YUV420พร้อมกับการเข้ารหัสแบบชั่วคราว SVE และโหมดการเข้ารหัสการแสดงผล ในขณะที่เวอร์ชันที่สองเพิ่มการรองรับเฟรม B สำหรับเฟรม I ในรูปแบบ YUV420 และ YUV444

VCE 3.0 เป็นส่วนหนึ่งของ GCN รุ่นที่สาม โดยเพิ่มการปรับขนาดวิดีโอคุณภาพสูงและ ตัวแปลงสัญญาณ HEVC (H.265)

VCE 4.0 เป็นส่วนหนึ่งของสถาปัตยกรรม Vega และต่อมาได้ถูกแทนที่ด้วยVideo Core Next

ในบทความพรีวิวเมื่อปี 2554 AnandTechได้เขียนเกี่ยวกับหน่วยความจำเสมือนแบบรวม ซึ่งได้รับการสนับสนุนโดย Graphics Core Next ^{[ 18 ]}

คุณสมบัติ เฉพาะบางอย่างของHSA ที่ใช้งานในฮาร์ดแวร์จำเป็นต้องได้รับการสนับสนุนจาก เคอร์เนลของระบบปฏิบัติการ(ระบบย่อย) และ/หรือจากไดรเวอร์อุปกรณ์เฉพาะ ตัวอย่างเช่น ในเดือนกรกฎาคม 2014 AMD ได้เผยแพร่แพตช์จำนวน 83 ชุดเพื่อรวมเข้ากับเคอร์เนล Linux เวอร์ชันหลัก 3.17 เพื่อรองรับการ์ดกราฟิก Radeonที่ใช้ Graphics Core Next ไดรเวอร์เคอร์เนล HSA ที่เรียกว่านี้อยู่ในไดเร็กทอรี/drivers/gpu/hsaในขณะที่ ไดรเวอร์อุปกรณ์กราฟิก DRMอยู่ใน/drivers/gpu/drm ^{[ 21 ]}และเสริมไดรเวอร์ DRM ที่มีอยู่แล้วสำหรับการ์ด Radeon ^{[ 22 ]} การใช้งานครั้งแรกนี้มุ่งเน้นไปที่ APU "Kaveri"ตัวเดียวและทำงานร่วมกับไดรเวอร์กราฟิกเคอร์เนล Radeon ที่มีอยู่ (kgd)

ตัวกำหนดตารางเวลาฮาร์ดแวร์ใช้เพื่อดำเนินการกำหนดตารางเวลา^{[ 23 ]}และถ่ายโอนการกำหนดคิวการคำนวณให้กับ ACE จากไดรเวอร์ไปยังฮาร์ดแวร์ โดยการบัฟเฟอร์คิวเหล่านี้จนกว่าจะมีคิวว่างอย่างน้อยหนึ่งคิวใน ACE อย่างน้อยหนึ่งตัว ซึ่งจะทำให้ HWS กำหนดคิวที่บัฟเฟอร์ไว้ให้กับ ACE ทันทีจนกว่าคิวทั้งหมดจะเต็มหรือไม่มีคิวให้กำหนดได้อย่างปลอดภัยอีกต่อไป^{[ 24 ]}

ส่วนหนึ่งของงานกำหนดตารางเวลาที่ดำเนินการนั้นรวมถึงคิวที่มีลำดับความสำคัญ ซึ่งช่วยให้งานที่สำคัญสามารถทำงานได้ด้วยลำดับความสำคัญที่สูงกว่างานอื่นๆ โดยไม่ต้องให้งานที่มีลำดับความสำคัญต่ำกว่าถูกขัดจังหวะเพื่อทำงานที่มีลำดับความสำคัญสูงกว่า ดังนั้นจึงช่วยให้งานต่างๆ สามารถทำงานพร้อมกันได้ โดยงานที่มีลำดับความสำคัญสูงจะถูกกำหนดให้ใช้ GPU มากที่สุดเท่าที่จะเป็นไปได้ ในขณะที่ปล่อยให้งานอื่นๆ ใช้ทรัพยากรที่งานที่มีลำดับความสำคัญสูงไม่ได้ใช้^{[ 23 ]}โดยพื้นฐานแล้วสิ่งเหล่านี้คือ Asynchronous Compute Engines ที่ไม่มีตัวควบคุมการส่งคำสั่ง^{[ 23 ]}พวกมันถูกนำมาใช้ครั้งแรกในสถาปัตยกรรมไมโคร GCN รุ่นที่สี่^{[ 23 ]}แต่มีอยู่ในสถาปัตยกรรมไมโคร GCN รุ่นที่สามเพื่อวัตถุประสงค์ในการทดสอบภายใน^{[ 25 ]}การอัปเดตไดรเวอร์ได้เปิดใช้งานตัวกำหนดตารางเวลาฮาร์ดแวร์ในชิ้นส่วน GCN รุ่นที่สามสำหรับการใช้งานจริง^{[ 23 ]}

หน่วยนี้จะกำจัดสามเหลี่ยมที่เสื่อมสภาพก่อนที่จะเข้าสู่เวอร์เท็กซ์เชเดอร์ และสามเหลี่ยมที่ไม่ครอบคลุมแฟรกเมนต์ใดๆ ก่อนที่จะเข้าสู่แฟรกเมนต์เชเดอร์^{[ 26 ]}หน่วยนี้ได้รับการแนะนำในสถาปัตยกรรมไมโคร GCN รุ่นที่สี่^{[ 26 ]}

สถาปัตยกรรมไมโคร GCN 1 ถูกนำมาใช้ในกราฟิกการ์ด Radeon HD 7000 ซีรีส์ หลายรุ่น

• รองรับการกำหนดแอดเดรส 64 บิต ( พื้นที่แอดเดรส x86-64 ) พร้อมพื้นที่แอดเดรสรวมสำหรับ CPU และ GPU ^{[ 18 ]}
  • รองรับPCIe 3.0 ^{[ 27 ]}
  • GPU จะส่งคำขอขัดจังหวะไปยัง CPU เมื่อเกิดเหตุการณ์ต่างๆ (เช่นข้อผิดพลาดในการเข้าถึงหน่วยความจำ )
• การสนับสนุนสำหรับ Partially Resident Textures ^{[ 28 ]}ซึ่งเปิดใช้งานการสนับสนุนหน่วยความจำเสมือนผ่านส่วนขยายDirectXและOpenGL
• รองรับ AMD PowerTuneซึ่งปรับประสิทธิภาพแบบไดนามิกเพื่อให้อยู่ภายใน TDP ที่กำหนด^{[ 29 ]}
• รองรับMantle (API) , Vulkanและ OpenGL 4.6

มี Asynchronous Compute Engines ที่ควบคุมการคำนวณและการส่งคำสั่ง^{[ 15 ] [ 30 ]}

ZeroCore Power เป็นเทคโนโลยีประหยัดพลังงานแบบไม่ได้ใช้งานเป็นเวลานาน โดยจะปิดหน่วยการทำงานของ GPU เมื่อไม่ได้ใช้งาน^{[ 31 ]}เทคโนโลยี AMD ZeroCore Power เป็นส่วนเสริมของ AMD PowerTune

การ์ดจอแยก (ตระกูล Southern Islands):

• ไหหลำ
• โอแลนด์
• เคปเวอร์เด
• พิตแคร์น
• ตาฮิติ

หน่วยประมวลผล กราฟิก GCN รุ่นที่ 2 เปิดตัวพร้อมกับRadeon HD 7790และยังพบได้ในRadeon HD 8770 , R7 260/260X, R9 290/290X, R9 295X2 , R7 360 และ R9 390/390XรวมถึงAPU "Kaveri" สำหรับเดสก์ท็อปและมือถือที่ใช้สถาปัตยกรรมSteamroller และ APU "Kaveri" สำหรับ มือถือ ที่ใช้สถาปัตยกรรมPuma และ APU "Beema" และ "Mullins"โดยมีข้อดีหลายประการเหนือกว่า GCN รุ่นแรก รวมถึง การรองรับ FreeSync , AMD TrueAudio และ เทคโนโลยี AMD PowerTuneเวอร์ชันปรับปรุงใหม่

โปรเซสเซอร์ GCN รุ่นที่ 2 ได้แนะนำส่วนประกอบที่เรียกว่า "Shader Engine" (SE) Shader Engine ประกอบด้วยตัวประมวลผลเรขาคณิต 1 ตัว, หน่วยประมวลผลกราฟิก (CU) สูงสุด 44 หน่วย (ชิป Hawaii), ตัวเรนเดอร์ภาพ (rasterizer), ROPsและแคช L1 ส่วนประกอบอื่นๆ ที่ไม่ได้รวมอยู่ใน Shader Engine ได้แก่ ตัวประมวลผลคำสั่งกราฟิก (Graphics Command Processor), ACEs 8 ตัว, แคช L2 และตัวควบคุมหน่วยความจำ รวมถึงตัวเร่งความเร็วเสียงและวิดีโอ, ตัวควบคุมการแสดงผล, ตัวควบคุม DMA 2 ตัว และอินเทอร์เฟซ PCIe

A10-7850K "Kaveri"ประกอบด้วยหน่วยประมวลผล (CU) 8 หน่วย และหน่วยประมวลผลแบบอะซิงโครนัส 8 หน่วย สำหรับการจัดตารางเวลาและการส่งงานแบบอิสระ^{[ 32 ]}

ในงาน AMD Developer Summit (APU) เมื่อเดือนพฤศจิกายน 2013 Michael Mantor ได้นำเสนอRadeon R9 290X ^{[ 33 ]}

การ์ดจอแยก (ตระกูล Sea Islands):

• โบแนร์
• ฮาวาย

ผสานรวมเข้ากับ APU:

• เทมาช
• คาบินี
• ลิเวอร์พูล (เช่น APU ที่พบใน PlayStation 4)
• Durango (เช่น APU ที่พบใน Xbox One และ Xbox One S)
• กาเวรี
• โกดาวารี
• มัลลินส์
• บีมา
• คาร์ริโซ่-แอล

GCN เจเนอเรชั่นที่ 3 ^{[ 34 ]}เปิดตัวในปี 2014 พร้อมกับRadeon R9 285และ R9 M295X ซึ่งมี GPU "Tonga" มีคุณสมบัติเด่นคือ ประสิทธิภาพการประมวลผลเทสเซลเลชั่นที่ดีขึ้น การบีบอัดสีเดลต้าแบบไม่สูญเสียข้อมูลเพื่อลดการใช้แบนด์วิดท์หน่วยความจำ ชุดคำสั่งที่ได้รับการปรับปรุงและมีประสิทธิภาพมากขึ้น ตัวปรับขนาดคุณภาพสูงใหม่สำหรับวิดีโอ การเข้ารหัส HEVC (VCE 3.0) และการถอดรหัส HEVC (UVD 6.0) และเอ็นจิ้นมัลติมีเดียใหม่ (ตัวเข้ารหัส/ถอดรหัสวิดีโอ) การบีบอัดสีเดลต้าได้รับการสนับสนุนใน Mesa ^{[ 35 ]}อย่างไรก็ตาม ประสิทธิภาพความแม่นยำสองเท่าของมันแย่กว่าเมื่อเทียบกับเจเนอเรชั่นก่อนหน้า^{[ 36 ]}

หน่วยประมวลผลกราฟิกแบบแยก:

• ตองกา (หมู่เกาะภูเขาไฟ) มาพร้อมกับUVD 5.0 ​​(Unified Video Decoder)
• ฟิจิ (ตระกูลเกาะโจรสลัด) มาพร้อมกับ UVD 6.0 และหน่วยความจำแบนด์วิดท์สูง (HBM 1)

ผสานรวมเข้ากับ APU:

• Carrizo มาพร้อมกับ UVD 6.0
• บริสตอล ริดจ์^{[ 37 ]}
• สโตนีย์ ริดจ์^{[ 37 ]}

GPU ตระกูล Arctic Islands เปิดตัวในไตรมาสที่ 2 ของปี 2016 พร้อมกับAMD Radeon 400 ซีรีส์เอ็นจิ้น 3 มิติ (เช่น GCA (Graphics and Compute array) หรือ GFX) เหมือนกับที่พบในชิป Tonga ^{[ 38 ]}แต่ Polaris มีเอ็นจิ้น Display Controller รุ่นใหม่กว่า UVD เวอร์ชัน 6.3 เป็นต้น

ชิป Polaris ทั้งหมด ยกเว้น Polaris 30 ผลิตบน กระบวนการ 14 nm FinFETซึ่งพัฒนาโดยSamsung Electronicsและได้รับอนุญาตจากGlobalFoundries ^{[ 39 ]} Polaris 30 รุ่นใหม่กว่าเล็กน้อย สร้างขึ้นบน กระบวนการ 12 nm LP FinFET ซึ่งพัฒนาโดย Samsung และ GlobalFoundries สถาปัตยกรรมชุดคำสั่ง GCN รุ่นที่สี่เข้ากันได้กับรุ่นที่สาม เป็นการปรับให้เหมาะสมสำหรับกระบวนการ 14 nm FinFET ทำให้ความเร็วสัญญาณนาฬิกา GPU สูงกว่า GCN รุ่นที่ 3 ^{[ 40 ]}การปรับปรุงทางสถาปัตยกรรม ได้แก่ ตัวกำหนดตารางเวลาฮาร์ดแวร์ใหม่ ตัวเร่งการทิ้งพรีมิทีฟใหม่ ตัวควบคุมการแสดงผลใหม่ และ UVD ที่ได้รับการอัปเดตซึ่งสามารถถอดรหัส HEVC ที่ความละเอียด 4K ที่ 60 เฟรมต่อวินาทีด้วย 10 บิตต่อช่องสี

GPU แบบแยก: ^{[ 41 ]}

• ชิปประมวลผลกราฟิก Polaris 10 (หรือชื่อรหัสEllesmere ) พบได้ในกราฟิกการ์ดรุ่น "Radeon RX 470" และ "Radeon RX 480"
• ชิปประมวลผลกราฟิก Polaris 11 (หรือชื่อรหัสBaffin ) พบได้ในกราฟิกการ์ดรุ่น "Radeon RX 460" (รวมถึง Radeon RX 560 D )
• ชิปประมวลผลกราฟิก Polaris 12 (หรือเรียกอีกชื่อหนึ่งว่า Lexa) พบได้ในกราฟิกการ์ดรุ่น "Radeon RX 550" และ "Radeon RX 540"
• Polaris 20 ซึ่งเป็น Polaris 10 รุ่นปรับปรุงใหม่ ( กระบวนการผลิต 14 นาโนเมตร LPP Samsung / GloFo FinFET ) ที่มีความเร็วสัญญาณนาฬิกาสูงขึ้น ใช้สำหรับการ์ดกราฟิกยี่ห้อ "Radeon RX 570" และ "Radeon RX 580" ^{[ 42 ]}
• Polaris 21 คือชิป Polaris 11 รุ่นปรับปรุงใหม่ (กระบวนการผลิต 14 นาโนเมตร LPP Samsung/GloFo FinFET) ซึ่งใช้สำหรับกราฟิกการ์ดแบรนด์ "Radeon RX 560"
• ชิปประมวลผลกราฟิก Polaris 22 พบได้ในกราฟิกการ์ดรุ่น "Radeon RX Vega M GH" และ "Radeon RX Vega M GL" (ซึ่งเป็นส่วนหนึ่งของสถาปัตยกรรมKaby Lake-G )
• Polaris 23 ซึ่งเป็น Polaris 12 ที่ได้รับการปรับปรุงใหม่ (กระบวนการผลิต 14 นาโนเมตร LPP Samsung/GloFo FinFET) ใช้สำหรับกราฟิกการ์ดที่มีตราสินค้า "Radeon Pro WX 3200" และ "Radeon RX 540X" (รวมถึง Radeon RX 640 ด้วย) ^{[ 43 ]}
• Polaris 30 ซึ่งเป็น Polaris 20 รุ่นปรับปรุงใหม่ ( กระบวนการผลิต 12 นาโนเมตร LP GloFo FinFET) ที่มีความเร็วสัญญาณนาฬิกาสูงขึ้น ใช้สำหรับการ์ดกราฟิกยี่ห้อ "Radeon RX 590" ^{[ 44 ]}

นอกจาก GPU เฉพาะแล้ว Polaris ยังถูกนำไปใช้ใน APU ของ PlayStation 4 Pro และ Xbox One X ซึ่งมีชื่อว่า "Neo" และ "Scorpio" ตามลำดับ

ประสิทธิภาพ FP64 ของ GPU GCN เจนเนอเรชั่นที่ 4 ทั้งหมดคือ_1/16ของ^{ประสิทธิภาพ} FP32

AMD เริ่มเปิดเผยรายละเอียดของสถาปัตยกรรม GCN รุ่นต่อไป ซึ่งเรียกว่า 'หน่วยประมวลผลรุ่นต่อไป' ในเดือนมกราคม 2017 ^{[ 40 ] [ 45 ] [ 46 ]}คาดว่าการออกแบบใหม่จะเพิ่มจำนวนคำสั่งต่อรอบสัญญาณนาฬิกาความเร็วสัญญาณนาฬิกาที่สูงขึ้นรองรับHBM2และพื้นที่แอดเดรสหน่วย ความจำที่ใหญ่ขึ้น ชิปเซ็ตกราฟิกแบบแยกยังรวมถึง "HBCC (High Bandwidth Cache Controller)" ด้วย แต่จะไม่มีเมื่อรวมเข้ากับ APU ^{[ 47 ]}นอกจากนี้ ชิปใหม่ยังคาดว่าจะมีการปรับปรุงใน หน่วย ประมวลผล RasterisationและRender output หน่วยประมวลผลสตรีมได้รับการปรับปรุงอย่างมากจากรุ่นก่อนหน้าเพื่อรองรับเทคโนโลยี Rapid Pack Math สำหรับตัวเลข 8 บิต 16 บิต และ 32 บิต ด้วยเทคโนโลยีนี้ จะมีข้อได้เปรียบด้านประสิทธิภาพอย่างมากเมื่อยอมรับความแม่นยำที่ต่ำกว่าได้ (ตัวอย่างเช่น การประมวลผล ตัวเลข ความแม่นยำครึ่งหนึ่ง สองตัว ในอัตราเดียวกับ ตัวเลข ความแม่นยำเดี่ยว ตัวเดียว )

Nvidia ได้นำระบบแรสเตอร์ไรเซชันและบินิงแบบไทล์มาใช้กับMaxwell [ ^{48 ]}และนี่เป็นเหตุผลสำคัญที่ทำให้ประสิทธิภาพของ Maxwell เพิ่มขึ้น ในเดือนมกราคมAnandTech คาดการณ์ว่า Vega จะตามทัน Nvidia ในเรื่อง ^การเพิ่มประสิทธิภาพการใช้พลังงานในที่สุด เนื่องจาก "DSBR (Draw Stream Binning Rasterizer)" ใหม่ที่จะนำมาใช้กับ Vega ^{[ 49 ]}

นอกจากนี้ยังเพิ่มการสนับสนุนสำหรับ ขั้นตอน shader ใหม่ – Primitive Shaders ^{[ 50 ] [ 51 ]} Primitive shaders ให้การประมวลผลเรขาคณิตที่ยืดหยุ่นกว่าและแทนที่vertex shadersและgeometry shadersในไปป์ไลน์การเรนเดอร์ ณ เดือนธันวาคม 2018 ไม่สามารถใช้ Primitive shaders ได้เนื่องจากการเปลี่ยนแปลง API ที่จำเป็นยังไม่เสร็จสมบูรณ์^{[ 52 ]}

Vega 10 และ Vega 12 ใช้ กระบวนการผลิต FinFET ขนาด 14 นาโนเมตร ซึ่งพัฒนาโดยSamsung Electronicsและได้รับอนุญาตให้GlobalFoundriesใช้ ในขณะที่ Vega 20 ใช้ กระบวนการผลิต FinFET ขนาด 7 นาโนเมตร ซึ่ง พัฒนา โดยTSMC

หน่วยประมวลผลกราฟิกแบบแยก:

• Vega 10 ( กระบวนการผลิต 14 นาโนเมตรSamsung / GloFo FinFET ) (มีชื่อรหัสว่าGreenland ^{[ 53 ]} ) พบในกราฟิกการ์ด "Radeon RX Vega 64", "Radeon RX Vega 56", "Radeon Vega Frontier Edition", "Radeon Pro V340", Radeon Pro WX 9100 และ Radeon Pro WX 8200 ^{[ 54 ]}
• Vega 12 (กระบวนการผลิต 14 นาโนเมตร Samsung/GloFo FinFET) พบในการ์ดกราฟิกมือถือยี่ห้อ "Radeon Pro Vega 20" และ "Radeon Pro Vega 16" ^{[ 55 ]}
• Vega 20 ( กระบวนการผลิต TSMC FinFET 7 นาโนเมตร ) พบในการ์ดเร่งความเร็วที่มีตราสินค้า "Radeon Instinct MI50" และ "Radeon Instinct MI60" ^{[ 56 ]}การ์ดกราฟิกที่มีตราสินค้า "Radeon Pro Vega II" และ "Radeon VII" ^{[ 57 ]}

ผสานรวมเข้ากับ APU:

• Raven Ridge ^{[ 58 ]}มาพร้อมกับ VCN 1 ซึ่งแทนที่ VCE และ UVD และอนุญาตให้ถอดรหัส VP9 แบบฟังก์ชันคงที่ได้อย่างสมบูรณ์
• ปิกัสโซ
• เรอนัวร์
• เซซานน์

ประสิทธิภาพการ คำนวณจุดลอยตัวแบบความแม่นยำสองเท่า (FP64)ของ GPU GCN รุ่นที่ 5 ทั้งหมด ยกเว้น Vega 20 คือหนึ่งในสิบหกของประสิทธิภาพ FP32 สำหรับ Vega 20 ที่ใช้ Radeon Instinct จะมีประสิทธิภาพครึ่งหนึ่งของ FP32 สำหรับ Vega 20 ที่ใช้ Radeon VII จะมีประสิทธิภาพหนึ่งในสี่ของ FP32 ^{[ 59 ]} GPU GCN รุ่นที่ 5 ทั้งหมดรองรับ การคำนวณ จุดลอยตัวแบบความแม่นยำครึ่งหนึ่ง (FP16)ซึ่งมีประสิทธิภาพเป็นสองเท่าของ FP32

• ตารางนี้แสดงเฉพาะ GPU แบบแยก (รวมถึงรุ่นมือถือ) ไม่รวม APU (IGP) และ SoC สำหรับเครื่องเกมคอนโซล

^1.ไม่มีการระบุชื่อรหัสเก่า เช่น Treasure (Lexa) หรือ Hawaii Refresh (Ellesmere) ^2.ไม่มีการระบุวันที่เปิดตัวครั้งแรก ไม่มีการระบุวันที่เปิดตัวชิปรุ่นต่างๆ เช่น Polaris 20 (เมษายน 2017)

• รายชื่อหน่วยประมวลผลกราฟิกของ AMD

• เว็บไซต์อย่างเป็นทางการของ AMD.com Graphics Core Next (GCN)