การ ลัดวงจร แบบ Latch-up คือ การลัดวงจรชนิดหนึ่งที่อาจเกิดขึ้นในวงจรรวม (IC) โดยเฉพาะอย่างยิ่ง คือการสร้าง เส้นทาง ความต้านทาน ต่ำโดยไม่ได้ตั้งใจ ระหว่างรางจ่ายไฟของ วงจร MOSFETซึ่งจะกระตุ้นโครงสร้างปรสิตที่รบกวนการทำงานที่ถูกต้องของชิ้นส่วนนั้น และอาจนำไปสู่การทำลายชิ้นส่วนนั้นเนื่องจากกระแสเกิน จำเป็นต้อง ทำการรีสตาร์ทเครื่องเพื่อแก้ไขสถานการณ์นี้

โครงสร้างปรสิตโดยทั่วไปเทียบเท่ากับไทริสเตอร์ (หรือSCR ) ซึ่งเป็นโครงสร้าง PNPN ที่ทำหน้าที่เหมือน ทรานซิสเตอร์ PNP และ NPN ที่วางซ้อนกัน เมื่อเกิดการลัดวงจร (latch-up) เมื่อทรานซิสเตอร์ตัวใดตัวหนึ่งนำกระแส อีกตัวหนึ่งก็จะเริ่มนำกระแสด้วยเช่นกัน ทั้งสองตัวจะรักษาสภาวะอิ่มตัวของกันและกันตราบเท่าที่โครงสร้างยังคงได้รับไบแอสไปข้างหน้าและมีกระแสไหลผ่าน ซึ่งโดยปกติหมายถึงจนกว่าจะปิดเครื่อง โครงสร้างปรสิต SCR ถูกสร้างขึ้นเป็นส่วนหนึ่งของคู่ทรานซิสเตอร์ PMOS และ NMOS แบบโทเทมโพลบนตัวขับเอาต์พุตของเกต

การลัดวงจรไม่จำเป็นต้องเกิดขึ้นระหว่างรางจ่ายไฟเท่านั้น แต่สามารถเกิดขึ้นได้ทุกที่ที่มีโครงสร้างปรสิตที่จำเป็นอยู่ สาเหตุทั่วไปของการลัดวงจรคือแรงดันไฟฟ้ากระชากบวกหรือลบที่ขาอินพุตหรือเอาต์พุตของชิปดิจิทัล ซึ่งเกินแรงดันไฟฟ้าของรางจ่ายไฟมากกว่าแรง ดันตกคร่อม ของไดโอดอีกสาเหตุหนึ่งคือแรงดันไฟฟ้าของแหล่งจ่ายเกินพิกัดสูงสุด ซึ่งมักเกิดจากแรงดัน ไฟฟ้ากระชาก ชั่วขณะ ในแหล่งจ่ายไฟ ทำให้เกิดการชำรุดของจุดเชื่อมต่อ ภายใน เหตุการณ์นี้มักเกิดขึ้นในวงจรที่ใช้แรงดันไฟฟ้าหลายแหล่งจ่ายที่ไม่ขึ้นมาตามลำดับที่ต้องการเมื่อเปิดเครื่อง ทำให้แรงดันไฟฟ้าบนสายข้อมูลเกินพิกัดอินพุตของชิ้นส่วนที่ยังไม่ถึงแรงดันไฟฟ้าปกติ การลัดวงจรยังอาจเกิดจากเหตุการณ์ การปล่อยประจุไฟฟ้า สถิตได้อีกด้วย

สาเหตุทั่วไปอีกประการหนึ่งของการเกิดแลตช์อัพคือรังสีไอออนไนซ์ซึ่งทำให้ปัญหานี้เป็นปัญหาสำคัญในผลิตภัณฑ์อิเล็กทรอนิกส์ที่ออกแบบมาสำหรับการใช้งานในอวกาศ (หรือระดับความสูงมาก) แลตช์อัพแบบเหตุการณ์เดียวคือแลตช์อัพที่เกิดจากเหตุการณ์ผิดปกติเพียงครั้งเดียวโดยทั่วไปคือไอออนหนักหรือโปรตอนจากรังสีคอสมิกหรือเปลวสุริยะ^{[ 1 ] [ 2 ]} แลตช์อัพแบบเหตุการณ์เดียว (SEL) สามารถกำจัดได้อย่างสมบูรณ์ด้วยเทคนิคการผลิตหลายอย่าง ซึ่งเป็นส่วนหนึ่งของ การเสริมความทนทาน ต่อรังสี^{[ 3 ]}

การรบกวนไมโครเวฟกำลังสูงยังสามารถกระตุ้นให้เกิดการล็อกอัพได้^{[ 4 ]}

ทั้งวงจร CMOS และวงจร TTL มีแนวโน้มที่จะเกิดการลัดวงจรที่อุณหภูมิสูงขึ้น^{[ 5 ]}

ไอซี CMOS ทั้งหมดมีเส้นทางแลตช์อัพ แต่มีเทคนิคการออกแบบหลายอย่างที่ช่วยลดความไวต่อแลตช์อัพ^{[ 6 ] [ 7 ] [ 8 ]}

ในเทคโนโลยี CMOS มีทรานซิสเตอร์แบบไบโพลาร์จังก์ชันภายในจำนวนหนึ่ง ในกระบวนการ CMOS ทรานซิสเตอร์เหล่านี้สามารถสร้างปัญหาได้เมื่อการรวมกันของ n-well/p-well และซับสเตรตส่งผลให้เกิดโครงสร้าง npnp ปรสิต การกระตุ้นอุปกรณ์คล้ายไทริสเตอร์เหล่านี้จะนำไปสู่การลัดวงจรของสาย Vdd และ GND ซึ่งโดยปกติจะส่งผลให้ชิปเสียหายหรือระบบล้มเหลวซึ่งสามารถแก้ไขได้โดยการปิดเครื่องเท่านั้น^{[ 9 ]}

พิจารณาโครงสร้าง n-well ในรูปแรก โครงสร้าง npnp เกิดจากแหล่งกำเนิดของ NMOS, สารตั้งต้น p, n-well และแหล่งกำเนิดของ PMOS วงจรเทียบเท่าก็แสดงไว้ด้วยเช่นกัน เมื่อทรานซิสเตอร์ไบโพลาร์ตัวใดตัวหนึ่งได้รับไบแอสไปข้างหน้า (เนื่องจากกระแสไหลผ่าน n-well หรือสารตั้งต้น) มันจะป้อนกระแสไปยังฐานของทรานซิสเตอร์อีกตัวหนึ่งการป้อนกลับเชิงบวก นี้ จะเพิ่มกระแสจนกระทั่งวงจรล้มเหลวหรือไหม้

การคิดค้นเทคนิคป้องกัน CMOS แลทช์อัพซึ่งปัจจุบันถือเป็นมาตรฐานอุตสาหกรรมนั้น เกิดขึ้นโดยบริษัทฮิวจ์ส แอร์คราฟต์ในปี พ.ศ. 2520 ^{[ 10 ]}

สามารถออกแบบชิปให้ทนต่อการเกิดแลตช์อัพได้โดยการเพิ่มชั้นออกไซด์ที่เป็นฉนวน (เรียกว่า เทรนช์ ) ที่ล้อมรอบทั้งทรานซิสเตอร์ NMOS และ PMOS ซึ่งจะทำลายโครงสร้างตัวเรียงกระแสแบบซิลิคอนควบคุม (SCR) ที่เป็นปรสิตระหว่างทรานซิสเตอร์เหล่านี้ ชิ้นส่วนดังกล่าวมีความสำคัญในกรณีที่ไม่สามารถรับประกันลำดับการจ่ายพลังงานและสัญญาณได้อย่างถูกต้อง เช่นอุปกรณ์ แบบถอดเปลี่ยนขณะทำงาน ( hot swap devices)

อุปกรณ์ที่ผลิตในชั้นเอพิแทกเซียที่มีการเจือจางเล็กน้อยซึ่งปลูกบนพื้นผิวที่มีการเจือจางสูงจะมีความไวต่อการเกิดแลตช์อัพน้อยลง ชั้นที่มีการเจือจางสูงทำหน้าที่เป็นแหล่งดูดซับกระแสไฟฟ้าซึ่งตัวพาประจุส่วนน้อยส่วนเกินสามารถรวมตัวกันได้อย่างรวดเร็ว^{[ 11 ]}

อุปกรณ์ ซิลิคอนบนฉนวนส่วนใหญ่มีความต้านทานต่อการเกิดแลตช์อัพโดยธรรมชาติ^{[ 12 ]}แลตช์อัพคือการเชื่อมต่อที่มีความต้านทานต่ำระหว่างท่อและรางจ่ายไฟ^{[ 13 ] [ 14 ] [ 15 ] [ 16 ] [ 17 ]}

เพื่อหลีกเลี่ยงการเกิด latchup อาจมีการวางจุดเชื่อมต่อ substrate tap แยกต่างหากสำหรับทรานซิสเตอร์แต่ละตัว วิธีนี้จะช่วยลดความต้านทานระหว่างส่วนที่นำกระแสไฟฟ้าของ substrate และรางจ่ายไฟ แต่จะใช้พื้นที่เวเฟอร์ต่ออุปกรณ์มากขึ้น เพื่อเป็นการประนีประนอม โรงงานผลิตเซมิคอนดักเตอร์อาจกำหนดกฎการออกแบบสำหรับระยะห่างขั้นต่ำจากพื้นที่ใช้งานของทรานซิสเตอร์ไปยัง substrate tap ที่ใกล้ที่สุด ตัวอย่างเช่น 10 μm ในเทคโนโลยี 130 nm

• ดูมาตรฐานEIA / JEDEC สำหรับการทดสอบ Latch-Up ของ IC (EIA/JESD78) มาตรฐานนี้มักถูกอ้างอิงในข้อกำหนดการรับรองคุณภาพ ของ IC

• การเกิดแลทช์อัพในวงจร CMOS
• อุปกรณ์อนาล็อก: เอาชนะปัญหาแลตช์อัพในอุปกรณ์อนาล็อก CMOS
• Maxwell Technologies Microelectronics: เทคโนโลยีป้องกันการลัดวงจร
• วิดีโอสอนการใช้งาน SCR Latchup
• Shirriff, Ken (สิงหาคม 2025). "ที่นี่มีมังกร: การป้องกันความเสียหายจากไฟฟ้าสถิต การล็อก และภาวะไม่เสถียรในระบบ 386 "