วิกิพีเดียภาษาไทย
กลับไปหน้าบทความ

อ่าน 1 นาที

เอ็มซีเอสที-อาร์500เอส

MCST R500S ( ภาษารัสเซีย : МЦСТ R500S ) เป็นระบบ ประมวล ผลแบบรวมศูนย์ (system-on-a-chip ) ขนาด 32 บิตพัฒนาโดยศูนย์เทคโนโลยี SPARC แห่งมอสโก (MCST)และผลิตโดยTSMC

เอ็มซีเอสที-อาร์500เอส

เอ็มซีเอสที อาร์500เอส
ข้อมูลทั่วไป
เปิดตัว2007 ( 2007 )
ออกแบบโดยศูนย์เทคโนโลยี SPARC แห่งมอสโก (MCST)
ผู้ผลิตทั่วไป
ผลงาน
ความเร็วสัญญาณนาฬิกาCPU สูงสุด500 เมกะเฮิร์ตซ์
ข้อกำหนดทางกายภาพ
แกนกลาง
  • 2
สถาปัตยกรรมและการจำแนกประเภท
ชุดคำสั่งสปาร์ค วี8

MCST R500S ( ภาษารัสเซีย : МЦСТ R500S ) เป็นระบบ ประมวล ผลแบบรวมศูนย์ (system-on-a-chip ) ขนาด 32 บิตพัฒนาโดยศูนย์เทคโนโลยี SPARC แห่งมอสโก (MCST)และผลิตโดยTSMC

จุดเด่นของ MCST R500S

  • ใช้สถาปัตยกรรมชุดคำสั่ง (ISA) SPARC V8
  • ดูอัลคอร์
  • แกนประมวลผลทั้งสองสามารถทำงานแบบสำรองเพื่อเพิ่มความน่าเชื่อถือของระบบได้
  • ข้อกำหนดหลัก:
    • ตามลำดับ ฉบับเดียว
    • ไปป์ไลน์จำนวนเต็ม 5 ขั้นตอน
    • ไปป์ไลน์จุดลอยตัว 7 ขั้นตอน
    • แคชคำสั่ง L1 ขนาด 16 KB
    • แคชข้อมูล L1 ขนาด 32 KB
  • แคช L2 ขนาด 512KB ที่ใช้ร่วมกัน
  • ตัวควบคุมแบบบูรณาการ:
    • หน่วยความจำ
    • พีซีไอ
    • RDMA (สำหรับเชื่อมต่อกับ MCST R500S เครื่องอื่น)
    • MSI ( MbusและSBus )
    • รถโดยสารอีบัส
    • พีเอส/2
    • อีเธอร์เน็ต 100
    • เอสซีไอ-2
    • อาร์เอส-232
  • อัตราความถี่สัญญาณนาฬิกา 500 MHz
  • กระบวนการ 130 นาโนเมตร
  • ขนาดแม่พิมพ์ 100 มม. 2
  • ทรานซิสเตอร์ประมาณ 45 ล้านตัว
  • การใช้พลังงาน 5 วัตต์
ดึงข้อมูลมาจาก " https://en.wikipedia.org/w/index.php?title=MCST-R500S&oldid=1255614116 "

สรุปเนื้อหา

ข้อมูลสำคัญจากบทความ

ข้อมูลสำคัญเกี่ยวกับ เอ็มซีเอสที-อาร์500เอส

MCST R500S ( ภาษารัสเซีย : МЦСТ R500S ) เป็นระบบ ประมวล ผลแบบรวมศูนย์ (system-on-a-chip ) ขนาด 32 บิตพัฒนาโดยศูนย์เทคโนโลยี SPARC แห่งมอสโก (MCST)และผลิตโดยTSMC

จุดเด่นของ MCST R500S

ใช้สถาปัตยกรรมชุดคำสั่ง (ISA) SPARC V8 ดูอัลคอร์ แกนประมวลผลทั้งสองสามารถทำงานแบบ สำรอง เพื่อเพิ่มความน่าเชื่อถือของระบบได้ ข้อกำหนดหลัก: ตามลำดับ ฉบับเดียว ไปป์ไลน์ จำนวนเต็ม 5 ขั้นตอน ไปป์ไลน์ จุดลอยตัว 7 ขั้นตอน แคชคำสั่ง L1 ขนาด 16 KB แคชข้อมูล L1 ขนาด 32...