อินเทอร์เฟซที่ไม่ขึ้นกับสื่อ ( MII ) เดิมทีถูกกำหนดให้เป็นอินเทอร์เฟซมาตรฐานสำหรับเชื่อมต่อ บล็อก ควบคุมการเข้าถึงสื่อ (MAC) ของ Fast Ethernet (เช่น100 Mbit/s ) กับชิป PHY MII ได้รับการกำหนดมาตรฐานโดยIEEE 802.3uและเชื่อมต่อ PHY ประเภทต่างๆ เข้ากับ MAC การ ที่ไม่ขึ้น กับสื่อหมายความว่าสามารถใช้อุปกรณ์ PHY ประเภทต่างๆ สำหรับเชื่อมต่อกับสื่อที่แตกต่างกัน (เช่นสายคู่บิดเกลียว , ไฟเบอร์ออปติกฯลฯ) ได้โดยไม่ต้องออกแบบใหม่หรือเปลี่ยนฮาร์ดแวร์ MAC ดังนั้น MAC ใดๆ ก็สามารถใช้กับ PHY ใดๆ ก็ได้ โดยไม่ขึ้นอยู่กับสื่อส่งสัญญาณเครือข่าย

MII สามารถใช้เชื่อมต่อ MAC กับ PHY ภายนอกโดยใช้ขั้วต่อแบบเสียบได้ หรือเชื่อมต่อโดยตรงกับชิป PHY บนแผงวงจรพิมพ์ เดียวกันก็ได้ ในพีซีรุ่นเก่าขั้วต่อ CNRชนิด B จะส่งสัญญาณ MII

ข้อมูลเครือข่ายบนอินเทอร์เฟซจะถูกจัดเฟรมโดยใช้มาตรฐาน IEEE Ethernetดังนั้นจึงประกอบด้วยคำนำ (preamble), ตัวคั่นเฟรมเริ่มต้น (start frame delimiter), ส่วนหัว Ethernet (Ethernet headers), ข้อมูลเฉพาะโปรโตคอล และการตรวจสอบความซ้ำซ้อนแบบวนรอบ (CRC) MII รุ่นดั้งเดิมถ่ายโอนข้อมูลเครือข่ายโดยใช้ ข้อมูล ขนาด 4 บิต ในแต่ละทิศทาง (4 บิตสำหรับส่งข้อมูล และ 4 บิตสำหรับรับข้อมูล) ข้อมูลจะถูกส่งด้วยความถี่ 25 MHz เพื่อให้ได้ อัตราการส่งข้อมูล 100 Mbit/sการออกแบบ MII รุ่นดั้งเดิมได้รับการขยายเพื่อรองรับสัญญาณที่ลดลงและความเร็วที่เพิ่มขึ้น ตัวย่อ xMII ย่อมาจาก generic media-independent interface ซึ่งประกอบด้วย:

• อินเทอร์เฟซแบบลดรูปอิสระของสื่อ ( RMII )
• อินเทอร์เฟซ Gigabit ที่ไม่ขึ้นกับสื่อ ( GMII )
• อินเทอร์เฟซแบบกิกะบิตลดระดับที่ไม่ขึ้นกับสื่อ ( RGMII )
• อินเทอร์เฟซสื่ออนุกรมที่ไม่ขึ้นกับสื่อ ( SMII ) ^{[ 1 ]}
• อินเทอร์เฟซแบบอนุกรมกิกะบิตที่ไม่ขึ้นกับสื่อ ( serial GMII , SGMII )
• อินเทอร์เฟซแบบอนุกรมกิกะบิตความเร็วสูงที่ไม่ขึ้นกับสื่อ ( HSGMII )
• อินเทอร์เฟซแบบอนุกรมกิกะบิตสี่ช่องที่ไม่ขึ้นกับสื่อ ( QSGMII )
• อินเทอร์เฟซแบบอนุกรมกิกะบิตที่ไม่ขึ้นกับสื่อของเพนต้า ( PSGMII )
• อินเทอร์เฟซแบบไม่ขึ้นกับสื่อ 10 กิกะบิต ( XGMII )

บัส อนุกรม MDIO ( Management Data Input/Output ) เป็นส่วนย่อยของ MII (Minimum Institute II) ที่ใช้ในการถ่ายโอนข้อมูลการจัดการระหว่าง MAC และ PHY โดยปกติแล้ว เมื่อเปิดเครื่อง PHY จะปรับตัวให้เข้ากับอุปกรณ์ที่เชื่อมต่อโดยใช้การเจรจาอัตโนมัติเว้นแต่จะมีการเปลี่ยนแปลงการตั้งค่าผ่านอินเทอร์เฟซ MDIO

มาตรฐาน MII มีชุดรีจิสเตอร์ขนาดเล็ก: ^{[ 2 ] : ส่วนที่ 22.2.4 "ฟังก์ชันการจัดการ"}

• การกำหนดค่าโหมดพื้นฐาน (#0)
• คำแสดงสถานะ (#1)
• ตัวระบุ PHY (#2, #3)
• โฆษณาการเจรจาอัตโนมัติ (#4)
• ความสามารถในการสร้างลิงก์เจรจาอัตโนมัติบนหน้าหลักของพันธมิตร (#5)
• การขยายการเจรจาอัตโนมัติ (#6)
• การเจรจาอัตโนมัติ หน้าถัดไป ส่ง (#7)
• ลิงก์การเจรจาอัตโนมัติ พันธมิตรได้รับหน้าถัดไป (#8)
• รีจิสเตอร์ควบคุม MASTER-SLAVE (#9)
• ทะเบียนสถานะนาย-ทาส (#10)
• รีจิสเตอร์ควบคุม PSE (#11)
• ทะเบียนสถานะ PSE (#12)
• เครื่องบันทึกการควบคุมการเข้าถึง MMD (#13)
• ทะเบียนข้อมูลที่อยู่การเข้าถึง MMD (#14)

รีจิสเตอร์หมายเลข 15 ถูกสงวนไว้ ส่วนรีจิสเตอร์หมายเลข 16 ถึง 31 เป็นหมายเลขเฉพาะของผู้ผลิต รีจิสเตอร์เหล่านี้ใช้สำหรับกำหนดค่าอุปกรณ์และตรวจสอบโหมดการทำงานปัจจุบัน

คำสถานะ MII เป็นข้อมูลที่มีประโยชน์ที่สุด เนื่องจากสามารถใช้ตรวจจับได้ว่าNIC Ethernetเชื่อมต่อกับเครือข่ายหรือไม่ ประกอบด้วยฟิลด์บิตที่มีข้อมูลต่อไปนี้: ^{[ 2 ] : ส่วนที่ 22.2.4.2.2 "ความสามารถในการสื่อสารแบบฟูลดูเพล็กซ์ 100BASE-X"}

สัญญาณนาฬิกาส่งข้อมูลเป็นสัญญาณนาฬิกาแบบอิสระที่สร้างโดย PHY โดยอิงตามความเร็วของลิงก์ (25 MHz สำหรับ100 Mbit/s , 2.5 MHz สำหรับ10 Mbit/s ) สัญญาณส่งข้อมูลที่เหลือจะถูกขับเคลื่อนโดย MAC แบบซิงโครนัสบนขอบขาขึ้นของ TX_CLK การจัดเรียงนี้ช่วยให้ MAC สามารถทำงานได้โดยไม่ต้องรับรู้ถึงความเร็วของลิงก์ สัญญาณเปิดใช้งานการส่งจะถูกคงไว้ที่ระดับสูงในระหว่างการส่งเฟรมและต่ำลงเมื่อตัวส่งสัญญาณไม่ได้ใช้งาน

อาจมีการส่งสัญญาณแสดงข้อผิดพลาดในการส่ง (Transmit error) เป็นเวลาหนึ่งหรือหลายรอบสัญญาณนาฬิกาในระหว่างการส่งเฟรม เพื่อขอให้ PHY จงใจทำให้เฟรมเสียหายในลักษณะที่มองเห็นได้ ซึ่งจะทำให้เฟรมนั้นไม่สามารถรับได้ว่าเป็นเฟรมที่ถูกต้อง อาจใช้เพื่อยกเลิกเฟรมเมื่อตรวจพบปัญหาบางอย่างหลังจากเริ่มการส่งแล้ว MAC อาจละเว้นสัญญาณนี้หากไม่มีความจำเป็นต้องใช้ฟังก์ชันนี้ ในกรณีดังกล่าว สัญญาณควรถูกผูกไว้ที่ระดับต่ำสำหรับ PHY

เมื่อไม่นานมานี้ การเพิ่มค่าความคลาดเคลื่อนในการส่งข้อมูลนอกเฟรม (transmit error outside frame transmission) ถูกนำมาใช้เพื่อบ่งชี้ว่าสายส่งข้อมูลกำลังถูกใช้สำหรับการส่งสัญญาณเพื่อวัตถุประสงค์พิเศษ โดยเฉพาะอย่างยิ่ง ค่าข้อมูล 0b0001 (คงอยู่ตลอดเวลาเมื่อ TX_EN ต่ำและ TX_ER สูง) จะถูกใช้เพื่อร้องขอให้ PHY ที่รองรับ EEEเข้าสู่โหมดประหยัดพลังงาน

สัญญาณรับเจ็ดสัญญาณแรกนั้นคล้ายคลึงกับสัญญาณส่งทุกประการ ยกเว้น RX_ER ซึ่งไม่สามารถละเว้นได้ และใช้เพื่อระบุว่าสัญญาณที่ได้รับไม่สามารถถอดรหัสเป็นข้อมูลที่ถูกต้องได้ นาฬิการับสัญญาณจะถูกกู้คืนจากสัญญาณขาเข้าในระหว่างการรับเฟรม เมื่อไม่สามารถกู้คืนนาฬิกาได้ (เช่น เมื่อสื่อเงียบ) PHY จะต้องนำเสนอสัญญาณนาฬิกาแบบทำงานต่อเนื่องเพื่อใช้ทดแทน

สัญญาณยืนยันข้อมูลที่ได้รับ (RX_DV) ไม่จำเป็นต้องเป็นค่าสูงทันทีที่เฟรมเริ่มต้น แต่ต้องเป็นค่าสูงในเวลาที่เหมาะสมเพื่อให้แน่ใจว่าไบต์ "ตัวคั่นเริ่มต้นเฟรม" ถูกรวมอยู่ในข้อมูลที่ได้รับ บางส่วนของข้อมูลนำหน้าอาจสูญหายไป

เช่นเดียวกับการส่งสัญญาณ การเพิ่มค่า RX_ER นอกเฟรมจะใช้สำหรับการส่งสัญญาณพิเศษ สำหรับการรับสัญญาณ จะมีการกำหนดค่าข้อมูลสองค่า ได้แก่ 0b0001 เพื่อระบุว่าคู่สนทนาอยู่ในโหมดพลังงานต่ำ EEE และ 0b1110 สำหรับการแสดงสัญญาณ พาหะผิดพลาด

สัญญาณ CRS และ COL ทำงานไม่ตรงกับจังหวะสัญญาณนาฬิการับสัญญาณ และจะมีผลเฉพาะในโหมดครึ่งทาง (half-duplex) เท่านั้น สัญญาณ Carrier sense จะสูงเมื่อมีการส่ง รับ หรือตรวจพบว่าสื่อกำลังถูกใช้งาน หากตรวจพบการชนกันของสัญญาณ สัญญาณ COL ก็จะสูงขึ้นตราบใดที่การชนกันนั้นยังคงอยู่

นอกจากนี้ MAC อาจดึงสัญญาณ COL ขึ้นอย่างอ่อนๆ ทำให้การรวมกันของ COL สูงกับ CRS ต่ำ (ซึ่ง PHY จะไม่มีวันสร้างขึ้น) ทำหน้าที่เป็นตัวบ่งชี้ว่า PHY ขาดการเชื่อมต่อหรือไม่

MDC และ MDIO เป็นอินเทอร์เฟซข้อมูลอนุกรมแบบซิงโครนัสที่คล้ายกับI²Cและเช่นเดียวกับ I²C อินเทอร์เฟซนี้เป็นบัสแบบมัลติดรอปดังนั้น MDC และ MDIO จึงสามารถใช้งานร่วมกันได้ระหว่าง PHY หลายตัว

อินเทอร์เฟซนี้ต้องการสัญญาณ 18 สัญญาณ โดยมีเพียงสองสัญญาณ (MDIO และ MDC) เท่านั้นที่สามารถใช้ร่วมกันได้ระหว่าง PHY หลายตัว ซึ่งก่อให้เกิดปัญหา โดยเฉพาะอย่างยิ่งสำหรับอุปกรณ์หลายพอร์ต ตัวอย่างเช่น สวิตช์แปดพอร์ตที่ใช้ MII จะต้องใช้สัญญาณถึง 8 × 16 + 2 = 130 สัญญาณ

อินเทอร์เฟซที่ไม่ขึ้นกับสื่อแบบลดรูป (RMII) เป็นมาตรฐานที่พัฒนาขึ้นเพื่อลดจำนวนสัญญาณที่จำเป็นในการเชื่อมต่อ PHY กับ MAC ซึ่งช่วยลดต้นทุนและความซับซ้อนของฮาร์ดแวร์เครือข่าย โดยเฉพาะอย่างยิ่งในบริบทของไมโครคอนโทรลเลอร์ที่มี MAC ในตัว, FPGA , สวิตช์หรือรีพีเตอร์แบบหลายพอร์ต และชิปเซ็ตเมนบอร์ดพีซี การเปลี่ยนแปลงต่อไปนี้จากมาตรฐาน MII ช่วยลดจำนวนสัญญาณที่จำเป็นจาก 18 เหลือเพียง 9 สัญญาณ:

• นาฬิกาสองตัวของ MII (TXCLK และ RXCLK) ถูกแทนที่ด้วยนาฬิกาตัวเดียว (REF_CLK) ซึ่งใช้เป็นสัญญาณอ้างอิงสำหรับทั้งสัญญาณรับและส่ง
• ความถี่สัญญาณนาฬิกาเพิ่มขึ้นเป็นสองเท่าจาก 25 MHz เป็น 50 MHz ในขณะที่เส้นทางข้อมูลทั้งสองลดลงครึ่งหนึ่งจาก 4 บิตเหลือ 2 บิต ข้อมูลจะถูกส่งออกทีละ 2 บิต (เทียบกับ 4 บิตต่อครั้งใน MII) หรือทีละ 1 บิตสำหรับ โหมด อินเทอร์เฟซเครือข่ายแบบอนุกรม (SNI) ( เฉพาะ 10 Mbit/sเท่านั้น) ข้อมูลยังคงถูกสุ่มตัวอย่างเฉพาะขอบขาขึ้นเท่านั้น (กล่าวคือไม่ได้ใช้การสุ่มตัวอย่างแบบสองจังหวะ )
• สัญญาณ RXDV และ CRS ถูกรวมเข้าเป็นสัญญาณเดียว
• สัญญาณ COL ถูกลบออกแล้ว
• RX_ER กลายเป็นตัวเลือกเสริมแล้ว

นอกจากนี้ ในอุปกรณ์แบบหลายพอร์ต (เช่น สวิตช์) MDIO, MDC และ REF_CLK อาจใช้ร่วมกัน ทำให้เหลือพิน 6 หรือ 7 พินต่อพอร์ต

หมายเหตุ: สัญญาณ REF_CLK ทำงานที่ความถี่ 50 MHz ทั้งใน โหมด 100 Mbit/sและ10 Mbit/sฝั่งส่งสัญญาณ (PHY หรือ MAC) ต้องรักษาสัญญาณทั้งหมดให้ใช้งานได้เป็นเวลา 10 รอบสัญญาณนาฬิกาใน โหมด 10 Mbit/s ส่วนฝั่งรับ สัญญาณ (PHY หรือ MAC) จะสุ่มตัวอย่างสัญญาณอินพุตทุกๆ 10 รอบสัญญาณนาฬิกาในโหมด 10 Mbit/s เท่านั้น

ไม่มีสัญญาณใดที่กำหนดว่าอินเทอร์เฟซอยู่ในโหมดฟูลดูเพล็กซ์หรือฮาล์ฟดูเพล็กซ์ แต่ทั้ง MAC และ PHY ต้องเห็นพ้องกัน จึงต้องสื่อสารผ่านอินเทอร์เฟซอนุกรม MDIO/MDC แทน นอกจากนี้ยังไม่มีสัญญาณใดที่กำหนดว่าอินเทอร์เฟซอยู่ในโหมด 10 หรือ100 เมกะบิต/วินาทีดังนั้นจึงต้องจัดการโดยใช้อินเทอร์เฟซ MDIO/MDC เช่นกัน ข้อกำหนดเวอร์ชัน 1.2 ของ RMII Consortium ระบุว่าอินเทอร์เฟซ MDIO/MDC นั้นเหมือนกับที่ระบุไว้สำหรับ MII ใน IEEE 802.3u การแก้ไขปัจจุบันของ IEEE 802.3 ระบุกลไก MDIO/MDC มาตรฐานสำหรับการเจรจาและกำหนดค่าความเร็วและโหมดดูเพล็กซ์ของลิงก์ แต่เป็นไปได้ว่าอุปกรณ์ PHY รุ่นเก่าอาจได้รับการออกแบบโดยใช้มาตรฐานเวอร์ชันที่ล้าสมัย และอาจใช้วิธีการเฉพาะในการตั้งค่าความเร็วและโหมดดูเพล็กซ์

การขาดสัญญาณ RX_ER ซึ่งไม่ได้เชื่อมต่อใน MAC บางตัว (เช่น สวิตช์แบบหลายพอร์ต) จะได้รับการแก้ไขโดยการแทนที่ข้อมูลใน PHY บางตัวเพื่อทำให้CRC ไม่ถูกต้อง สัญญาณ COL ที่หายไปได้มาจากการนำสัญญาณ TX_EN และสัญญาณ CRS ที่ถอดรหัสแล้วจากสาย CRS_DV ในโหมดครึ่งดูเพล็กซ์มาทำการ AND ร่วมกัน ซึ่งหมายถึงการปรับเปลี่ยนนิยามของ CRS เล็กน้อย: ใน MII สัญญาณ CRS จะถูกส่งสำหรับทั้งเฟรมรับและส่ง ใน RMII จะส่งเฉพาะเฟรมรับเท่านั้น ผลที่ตามมาคือ ใน RMII จะไม่สามารถตรวจจับสภาวะข้อผิดพลาดสองอย่างคือไม่มีคลื่นพาหะและคลื่นพาหะหายไปได้และ เป็นการยากหรือเป็นไปไม่ได้ที่จะรองรับสื่อที่ใช้ร่วมกัน เช่น10BASE2หรือ10BASE5

เนื่องจากมาตรฐาน RMII ไม่ได้กำหนดว่า TX_EN ควรสุ่มตัวอย่างเฉพาะในรอบสัญญาณนาฬิกาสลับกันเท่านั้น จึงไม่สมมาตรกับ CRS_DV และไม่สามารถเชื่อมต่ออุปกรณ์ RMII PHY สองตัวเข้าด้วยกันเพื่อสร้างรีพีเตอร์ได้ อย่างไรก็ตาม สามารถทำได้ด้วย National DP83848 ซึ่งให้ RX_DV ที่ถอดรหัสแล้วเป็นสัญญาณเสริมในโหมด RMII ^{[ 3 ]}

ระดับลอจิก TTL ใช้สำหรับ ลอจิก 5 Vหรือ3.3 Vเกณฑ์แรงดันสูงที่อินพุตคือ2.0 Vและเกณฑ์แรงดันต่ำคือ0.8 Vข้อกำหนดระบุว่าอินพุตควร ทนต่อแรงดัน 5 Vได้ อย่างไรก็ตาม ชิปยอดนิยมบางตัวที่มีอินเทอร์เฟซ RMII ไม่ ทนต่อแรงดัน 5 Vอุปกรณ์รุ่นใหม่ๆ อาจรองรับลอจิก 2.5 Vและ1.8 V ได้

สัญญาณ RMII ถือเป็นสัญญาณแบบรวมกลุ่มแทนที่จะเป็นสายส่งอย่างไรก็ตาม มาตรฐาน MII ที่เกี่ยวข้องในเวอร์ชัน IEEE ระบุค่าความต้านทานของสายสัญญาณไว้ที่68 Ω ^{[ 4 ]} National แนะนำให้ใช้ สายสัญญาณ 50 Ωร่วมกับ ตัวต้านทาน ปลายอนุกรม33 Ω สำหรับโหมด MII หรือ RMII เพื่อลดการสะท้อน นอกจากนี้ National ยังแนะนำให้รักษาสายสัญญาณให้มีความยาวไม่เกิน0.15 เมตรและจับคู่ความยาวให้อยู่ภายใน0.05 เมตรเพื่อลดการเบี่ยงเบน^{[ 4 ] : 5}

อินเทอร์เฟซกิกะบิตแบบไม่ขึ้นกับสื่อ (GMII) เป็นอินเทอร์เฟซระหว่าง อุปกรณ์ ควบคุมการเข้าถึงสื่อ (MAC) และเลเยอร์ทางกายภาพ ( PHY ) อินเทอร์เฟซนี้ทำงานที่ความเร็วสูงสุด1000 เมกะบิต/ วินาที โดยใช้สัญญาณนาฬิกาข้อมูลที่ความถี่ 125 เมกะเฮิร์ตซ์ พร้อมเส้นทางข้อมูลแปดบิตแยกกันสำหรับการรับและส่ง และสามารถใช้งานร่วมกับข้อกำหนด MII รุ่นก่อนหน้าได้ รวมถึงสามารถทำงานที่ความเร็วสำรอง 10 หรือ100 เมกะบิต/วินาทีได้

อินเทอร์เฟซ GMII ได้รับการกำหนดครั้งแรกสำหรับ 1000BASE-X ใน IEEE 802.3z-1998 เป็นข้อกำหนดที่ 35 และต่อมาได้รวมเข้าไว้ใน IEEE 802.3-2000 เป็นต้นไป^{[ 2 ] : ข้อกำหนดที่ 35}

มีสัญญาณนาฬิกาสำหรับตัวส่งสัญญาณสองตัว สัญญาณนาฬิกาที่ใช้จะขึ้นอยู่กับว่า PHY ทำงานที่ความเร็วระดับกิกะบิตหรือ10/100 เมกะบิต/วินาทีสำหรับการทำงานที่ความเร็วระดับกิกะบิต สัญญาณ GTXCLK จะถูกส่งไปยัง PHY และสัญญาณ TXD, TXEN, TXER จะถูกซิงโครไนซ์กับสัญญาณนี้ สำหรับการทำงานที่ความเร็ว 10 หรือ100 เมกะบิต/วินาทีสัญญาณ TXCLK จะถูกส่งมาจาก PHY และใช้สำหรับการซิงโครไนซ์สัญญาณเหล่านั้น โดยทำงานที่ความถี่ 25 เมกะเฮิร์ตซ์สำหรับ100 เมกะบิต/วินาทีหรือ 2.5 เมกะเฮิร์ตซ์สำหรับ10 เมกะบิต/วินาทีในทางตรงกันข้าม ตัวรับสัญญาณจะใช้สัญญาณนาฬิกาเพียงสัญญาณเดียวที่ได้มาจากข้อมูลที่เข้ามา

อินเทอร์เฟซการจัดการควบคุมพฤติกรรมของ PHY โดยมีชุดรีจิสเตอร์ชุดเดียวกับ MII ยกเว้นว่ารีจิสเตอร์หมายเลข 15 เป็นรีจิสเตอร์สถานะขยาย^{[ 2 ] : ส่วนที่ 22.2.4 "ฟังก์ชันการจัดการ"}

อินเทอร์เฟซ Gigabit Media-Independent แบบลดขนาด (RGMII) ใช้จำนวนพินข้อมูลเพียงครึ่งหนึ่งของอินเทอร์เฟซ GMII การลดขนาดนี้ทำได้โดยการใช้สายข้อมูลน้อยลงครึ่งหนึ่งแต่ใช้ความเร็วเป็นสองเท่า การมัลติเพล็กซ์สัญญาณตามเวลา และการกำจัดสัญญาณตรวจจับคลื่นพาหะและสัญญาณบ่งชี้การชนที่ไม่จำเป็น ดังนั้น RGMII จึงประกอบด้วยพินเพียง 14 พิน ในขณะที่ GMII มี 24 ถึง 27 พิน

ข้อมูลจะถูกจับเวลาที่ขอบขาขึ้นและขาลงสำหรับ1000 Mbit/sและที่ขอบขาขึ้นเท่านั้นสำหรับ10/100 Mbit/s [ ^{5 ] สัญญาณ} RX_CTL จะส่งค่า RXDV (ข้อมูลถูกต้อง) ที่ขอบขาขึ้น และ (RXDV xor RXER) ที่ขอบขาลง ในทำนองเดียวกัน สัญญาณ TX_CTL จะส่งค่า TXEN ที่ขอบขาขึ้น และ (TXEN xor TXER) ที่ขอบขาลง กรณีนี้ใช้ได้ทั้งกับ1000 Mbit/sและ10/100 Mbit/ s ^{[ 6 ]}

สัญญาณนาฬิกาส่งข้อมูลจะถูกส่งมาจาก MAC บนสาย TXC เสมอ ส่วนสัญญาณนาฬิการับสัญญาณจะถูกส่งมาจาก PHY บนสาย RXC เสมอ มีการใช้การกำหนดจังหวะแบบซิงโครนัสกับแหล่งกำเนิด (Source-synchronous clocking): สัญญาณนาฬิกาที่ส่งออกมา (จาก PHY หรือ MAC) จะซิงโครนัสกับสัญญาณข้อมูล ซึ่งหมายความว่าแผงวงจรพิมพ์ (PCB) จะต้องได้รับการออกแบบให้เพิ่มความล่าช้า 1.5–2 นาโนวินาทีให้กับสัญญาณนาฬิกาเพื่อให้ตรงกับเวลาตั้งค่า (setup) และเวลาคงค่า (hold) บนฝั่งรับสัญญาณ มาตรฐาน RGMII v2.0 ระบุความล่าช้าภายในที่เป็นตัวเลือก ซึ่งช่วยลดความจำเป็นที่ผู้ออกแบบ PCB จะต้องเพิ่มความล่าช้า นี่เรียกว่า RGMII-ID

RGMII เวอร์ชัน 1.3 ^{[ 7 ]}ใช้ CMOS 2.5V ^{[ 8 ]}ในขณะที่ RGMII เวอร์ชัน 2 ใช้HSTL 1.5V ^{[ 9 ]}

อินเทอร์เฟซอนุกรมกิกะบิตแบบไม่ขึ้นกับสื่อ (SGMII) เป็นรูปแบบหนึ่งของ MII ที่ใช้สำหรับGigabit Ethernetแต่ยังสามารถรองรับEthernet ความเร็ว 10/100 Mbit/s ได้อีกด้วย

อุปกรณ์นี้ใช้คู่สายสัญญาณแบบดิฟเฟอเรนเชียลที่ความถี่สัญญาณนาฬิกา 625 MHz, DDR สำหรับข้อมูล TX และ RX และสัญญาณนาฬิกา TX และ RX แตกต่างจากGMII ตรงที่ใช้ SerDesแบบเข้ารหัส8b/10b ที่ใช้ พลังงานต่ำและมีจำนวนขาต่ำเส้นทางการส่งและรับแต่ละเส้นทางใช้คู่สายสัญญาณแบบดิฟเฟอเรนเชียลหนึ่งคู่สำหรับข้อมูลและอีกคู่หนึ่งสำหรับสัญญาณนาฬิกา สัญญาณนาฬิกา TX/RX ต้องสร้างขึ้นที่เอาต์พุตของอุปกรณ์ แต่สามารถเลือกสร้างที่อินพุตของอุปกรณ์ได้ ( อาจใช้การกู้คืนสัญญาณนาฬิกา แทนได้) อีเธอร์เน็ต 10/100 Mbit/sทำงานโดยการทำซ้ำคำข้อมูล 100/10 ครั้งต่อคำ ดังนั้นสัญญาณนาฬิกาจึงอยู่ที่ 625 MHz เสมอ

อินเทอร์เฟซ High Serial Gigabit Media-Independent (HSGMII) มีฟังก์ชันการทำงานคล้ายกับ SGMII แต่รองรับความเร็วลิงก์ได้สูงสุดถึง2.5 Gbit/sบางครั้งอินเทอร์เฟซนี้ก็เรียกว่า OCSGMII (Overclocked SGMII) ^{[ 10 ]}

อินเทอร์เฟซแบบอนุกรมกิกะบิตสี่ช่องสัญญาณที่ไม่ขึ้นกับสื่อ (QSGMII) เป็นวิธีการรวมสาย SGMII สี่สายเข้าด้วยกันเป็น อินเทอร์เฟซ 5 กิกะบิต/วินาที QSGMII เช่นเดียวกับ SGMII ใช้การส่งสัญญาณแบบดิฟเฟอเรนเชียลแรงดันต่ำ (LVDS) สำหรับข้อมูลส่งและรับ และใช้สัญญาณนาฬิกา LVDS เพียงสัญญาณเดียว QSGMII ใช้สายสัญญาณน้อยกว่าการเชื่อมต่อ SGMII สี่ช่องแยกกันอย่างมาก

QSGMII มีมาก่อนNBASE-Tและใช้ในการเชื่อมต่อ PHY หลายพอร์ตเข้ากับ MAC เช่น ในเราเตอร์เครือข่าย^{[ 11 ]}

PSGMII (penta serial gigabit media-independent interface) ใช้สายสัญญาณเดียวกันกับ QSGMII แต่ทำงานที่ความเร็ว6.25 กิกะบิต/วินาทีซึ่งรองรับพอร์ต 1 กิกะบิต/วินาที จำนวน 5 พอร์ตผ่าน MII หนึ่งตัว

อินเทอร์เฟซ 10 กิกะบิตแบบไม่ขึ้นกับสื่อ (XGMII) เป็นมาตรฐานที่กำหนดไว้ในIEEE 802.3 ซึ่งออกแบบมาเพื่อเชื่อมต่อพอร์ต อีเธอร์เน็ต 10 กิกะบิต (10GbE) แบบฟูลดู เพล็ กซ์เข้าด้วยกันและกับอุปกรณ์อิเล็กทรอนิกส์อื่นๆ บนแผงวงจรพิมพ์ (PCB) ปัจจุบันมักใช้สำหรับการเชื่อมต่อภายในชิป การเชื่อมต่อ PCB ส่วนใหญ่ทำได้ด้วยXAUI XGMII มีเส้นทางข้อมูล 32 บิตสองเส้นทาง (Rx และ Tx) และการไหลของควบคุมสี่บิตสองเส้นทาง (Rxc และ Txc) ทำงานที่ 156.25 MHz DDR (312.5  MT/s ) ^{[ 12 ]}

• อินเทอร์เฟซหน่วยเชื่อมต่อ (AUI)
• G.hnซึ่ง เป็นข้อแนะนำ ของ ITU-Tที่ใช้คำว่า MII เพื่ออ้างถึงอินเทอร์เฟซระหว่างเลเยอร์การเชื่อมโยงข้อมูลและเลเยอร์ทางกายภาพ
• ตัวแปลงอินเทอร์เฟซกิกะบิต (GBIC)
• รายการอัตราการส่งข้อมูลของอินเทอร์เฟซ
• อินเทอร์เฟซที่ขึ้นอยู่กับตัวกลาง (MDI)
• ตัวรับส่งสัญญาณ แบบเสียบขนาดเล็ก (SFP)
• XAUI  – อินเทอร์เฟซหน่วยเชื่อมต่อ 10 กิกะบิต
• ตัวรับส่งสัญญาณ XFP

• เท็กซัส อินสตรูเมนต์ – AN-1405 DP83848 RMII
• เอกสารข้อมูล PHY ของ Texas Instruments – DP83848C
• hp.com – RGMIIv2_0_final_hp.pdf RGMII 2002-04-01 เวอร์ชัน 2.0
• เอกสารข้อกำหนด Serial-GMII ฉบับแก้ไข 1.7 (ENG-46158) (PDF)จัดเก็บจากเอกสารต้นฉบับ(PDF)เมื่อวันที่ 14 กรกฎาคม 2558
• "เอกสารประกอบการใช้งาน CEVA"เก็บถาวรจากต้นฉบับเมื่อวันที่ 11 ธันวาคม 2549
• Altera 10 Gb Ethernet IP พร้อมอินเทอร์เฟซ XGMII และ XAUI
• ข้อกำหนดด้านเวลาและไฟฟ้าของ GMII