โครงการเดนเวอร์
| ข้อมูลทั่วไป | |
|---|---|
| เปิดตัว | 2014 (เดนเวอร์) 2016 (เดนเวอร์ 2) |
| ออกแบบโดย | เอ็นดีวีดี |
| ข้อกำหนดทางกายภาพ | |
| แกนกลาง |
|
| แคช | |
| แคช L1 | 192 กิโลไบต์ต่อคอร์ ( แคชข้อมูล128 กิโลไบต์พร้อมพาริตี, แคชข้อมูล 64 กิโลไบต์พร้อม ECC) |
| แคช L2 | 2 MiBที่ 2 คอร์ |
| สถาปัตยกรรมและการจำแนกประเภท | |
| โหนดเทคโนโลยี | 28 นาโนเมตร (เดนเวอร์ 1) ถึง 16 นาโนเมตร (เดนเวอร์ 2) |
| ชุดคำสั่ง | อาร์เอ็มวี8เอ |
| ข้อมูลทั่วไป | |
|---|---|
| เปิดตัว | 2018 |
| ออกแบบโดย | เอ็นดีวีดี |
| ความเร็วสัญญาณนาฬิกาCPU สูงสุด | ถึง 2.3 GHz |
| ข้อกำหนดทางกายภาพ | |
| แกนกลาง |
|
| แคช | |
| แคช L1 | 192 กิโลไบต์ต่อคอร์ ( แคชข้อมูล128 กิโลไบต์พร้อมพาริตี, แคชข้อมูล 64 กิโลไบต์พร้อม ECC) |
| แคช L2 | 2 MiBที่ 2 คอร์ |
| แคช L3 | (4 MiB @ 8 คอร์, T194 [ 1 ] ) |
| สถาปัตยกรรมและการจำแนกประเภท | |
| โหนดเทคโนโลยี | 12 นาโนเมตร |
| ชุดคำสั่ง | อาร์เอ็มวี8.2-เอ |
โครงการเดนเวอร์ (Project Denver)เป็นชื่อรหัสของหน่วยประมวลผลกลางที่ออกแบบโดยNvidiaซึ่งใช้ชุดคำสั่งARMv8-A 64/32 บิตโดย ใช้การผสมผสานระหว่างตัวถอดรหัสฮาร์ดแวร์แบบง่ายและ การแปลไบนารีแบบซอฟต์แวร์( การคอมไพล์ใหม่แบบไดนามิก ) โดย "เลเยอร์การแปลไบนารีของเดนเวอร์ทำงานในซอฟต์แวร์ ในระดับที่ต่ำกว่าระบบปฏิบัติการ และจัดเก็บลำดับโค้ดที่เข้าถึงบ่อยซึ่งได้รับการปรับให้เหมาะสมแล้วในแคชขนาด 128 MB ที่จัดเก็บไว้ในหน่วยความจำหลัก" [ 2 ] เดนเวอร์เป็นไปป์ไลน์แบบ ซูเปอร์สเกลาร์แบบเรียงลำดับที่กว้างมากการออกแบบทำให้เหมาะสำหรับการรวมเข้ากับ คอร์ SIP อื่นๆ (เช่นGPU , ตัวควบคุมการแสดงผล , DSP , ตัวประมวลผลภาพฯลฯ) ลงในชิป เดียว ซึ่งประกอบเป็นระบบบนชิป (SoC)
โครงการเดนเวอร์มุ่งเป้าไปที่คอมพิวเตอร์ พกพา คอมพิวเตอร์ ส่วนบุคคลเซิร์ฟเวอร์รวมถึงซูเปอร์คอมพิวเตอร์ [ 3 ] คอร์ที่เกี่ยวข้องได้รับการบูรณาการใน ซีรี่ส์ Tegra SoC จาก Nvidia ในตอนแรก คอร์เดนเวอร์ได้รับการออกแบบมาสำหรับ กระบวนการผลิต 28 นาโนเมตร (Tegra รุ่น T132 หรือที่ รู้จักกันในชื่อ " Tegra K1 ") Denver 2เป็นการออกแบบที่ได้รับการปรับปรุงซึ่งสร้างขึ้นสำหรับ กระบวนการผลิต 16 นาโนเมตร ที่เล็กกว่าและมีประสิทธิภาพมากกว่า (Tegra รุ่น T186 หรือที่รู้จักกันในชื่อ " Tegra X2 ")
ในปี 2018 Nvidia ได้เปิดตัวการออกแบบที่ได้รับการปรับปรุง (รหัสชื่อ: " Carmel " ซึ่งใช้ ARMv8 (64 บิต; รุ่น: ARM-v8.2 [ 1 ]พร้อม superscalar 10 ทาง, ความปลอดภัยเชิงฟังก์ชัน, การประมวลผลแบบคู่, parity และ ECC) ซึ่งถูกรวมเข้ากับ Tegra Xavier SoC โดยมีคอร์ทั้งหมด 8 คอร์ (หรือ 4 คู่คอร์คู่) [ 4 ]คอร์ CPU Carmel รองรับ Advanced SIMD (ARM NEON), VFP (Vector Floating Point) และ ARMv8.2-FP16 อย่างเต็มรูปแบบ[ 1 ]การทดสอบครั้งแรกที่เผยแพร่ของคอร์ Carmel ที่รวมอยู่ในชุดพัฒนา Jetson AGX โดยผู้เชี่ยวชาญจากภายนอกเกิดขึ้นในเดือนกันยายน 2018 และแสดงให้เห็นถึงประสิทธิภาพที่เพิ่มขึ้นอย่างเห็นได้ชัดตามที่คาดหวังไว้สำหรับการใช้งานจริงเมื่อเทียบกับระบบรุ่นก่อนหน้า แม้จะมีข้อสงสัยเกี่ยวกับความเร็วในการทดสอบโดยทั่วไปและโดยเฉพาะอย่างยิ่งก็ตาม[ 5 ]การออกแบบ Carmel สามารถพบได้ในรุ่น Tegra T194 (" Tegra Xavier ") ซึ่งได้รับการออกแบบด้วยโครงสร้างขนาด 12 นาโนเมตร
ภาพรวม
- ตัวประมวลผลซูเปอร์สเกลาร์แบบเรียงลำดับแบบไปป์ไลน์
- ตัวถอดรหัสแบบ 2 ทางสำหรับคำสั่ง ARM
- การแปลงรหัส ARM เป็น คำสั่ง VLIW ภายใน แบบ เรียลไทม์ โดยใช้ตัวแปลฮาร์ดแวร์ และใช้การจำลองซอฟต์แวร์เป็นทางเลือกสำรอง
- การแปลสามารถจัดลำดับคำสั่ง ARM ใหม่ และลบคำสั่งที่ไม่ก่อให้เกิดผลลัพธ์[ 2 ]
- สามารถประมวลผล ไมโครออปส์ได้สูงสุด 7 ครั้งต่อรอบสัญญาณนาฬิกาด้วยคำสั่ง VLIW ที่แปลแล้ว ไม่สามารถทำงานพร้อมกันกับตัวถอดรหัส ARM ได้
- แคช L1 : 128 KiB สำหรับคำสั่ง + 64 KiB สำหรับข้อมูลต่อคอร์ (แบบ 4-way set associative )
- แคช L2 ที่ใช้ร่วมกันขนาด 2 MiBระหว่างคอร์ Denver สองตัว (แบบ set-associative 16 ทาง) [ 6 ]
- นอกจากนี้ Denver ยังจัดสรร หน่วยความจำหลักขนาด 128 MiB เพื่อจัดเก็บโค้ด VLIW ที่แปลแล้ว ซึ่งหน่วยความจำส่วนนี้ระบบปฏิบัติการหลักไม่สามารถเข้าถึงได้
- ความเร็วสัญญาณนาฬิกา สูงสุด 2.5 GHz บน กระบวนการ TSMC 28 นาโนเมตร[ 7 ]
ชิป
ซีพียู Denver แบบ dual-coreถูกจับคู่กับ โซลูชัน GPU ที่ใช้ Keplerเพื่อสร้างTegra K1 โดย K1 ที่ใช้ Denver แบบ dual-core ความเร็ว 2.3 GHz ถูกนำมาใช้ครั้งแรกในแท็บเล็ต HTC Nexus 9ซึ่งวางจำหน่ายเมื่อวันที่ 3 พฤศจิกายน 2014 [ 8 ] [ 9 ]อย่างไรก็ตาม โปรดทราบว่า Tegra K1 แบบ quad-core แม้จะใช้ชื่อเดียวกัน แต่ก็ไม่ได้ใช้ Denver เป็นพื้นฐาน
Nvidia Tegra X2มีคอร์ Denver2 สองตัวจับคู่กับ คอร์ Cortex-A57 สี่ตัว โดยใช้แนวทาง HMP (Heterogeneous Multi-Processor Architecture) ที่สอดคล้องกัน[ 10 ]โดยจับคู่กับGPU Pascal
ชิปTegra Xavierมี GPU รุ่น Voltaและตัวเร่งความเร็วเฉพาะทางหลายตัว ซีพียู Carmel จำนวน 8 คอร์ แบ่งออกเป็น 4 บล็อกมาโคร ASIC (แต่ละบล็อกมี 2 คอร์) ที่จับคู่กันด้วยครอสบาร์และหน่วยความจำ L3 ที่ใช้ร่วมกันขนาด 4 MiB
ประวัติศาสตร์
การมีอยู่ของโครงการเดนเวอร์ได้รับการเปิดเผยในงานConsumer Electronics Show ปี 2011 [ 11 ]ในบทความถามตอบเมื่อวันที่ 4 มีนาคม 2011 CEO Jen-Hsun Huang เปิดเผยว่าโครงการเดนเวอร์เป็นการพัฒนา CPU สถาปัตยกรรม ARMv8-A 64 บิต ระยะ เวลา 5 ปีซึ่งมีวิศวกรหลายร้อยคนทำงานมาแล้ว 3 ปีครึ่ง และยัง รองรับชุดคำสั่ง ARM 32 บิต(ARMv7)ย้อนหลังได้ อีกด้วย [ 12 ]โครงการเดนเวอร์เริ่มต้นขึ้นที่บริษัท Stexar (โคโลราโด) ในฐานะโปรเซสเซอร์ที่เข้ากันได้กับ x86 โดยใช้การแปลงไบนารี คล้ายกับโครงการของTransmetaบริษัท Stexar ถูก Nvidia เข้าซื้อกิจการในปี 2006 [ 13 ] [ 14 ] [ 15 ]
ตามข้อมูลจาก Tom's Hardware ทีมงานในเดนเวอร์ประกอบด้วยวิศวกรจากIntel , AMD , HP , SunและTransmeta และพวกเขามีประสบการณ์มากมายในการออกแบบ CPU แบบ superscalar ที่มีการประมวลผล แบบไม่เรียงลำดับคำสั่งยาวมาก (VLIW) และมัลติเธรดพร้อมกัน (SMT) [ 16 ]
ตามที่ Charlie Demerjian กล่าว CPU ของ Project Denver อาจแปลคำสั่ง ARM เป็นชุดคำสั่งภายในโดยใช้เฟิร์มแวร์ใน CPU [ 17 ]นอกจากนี้ ตามที่ Demerjian กล่าว Project Denver เดิมทีตั้งใจจะรองรับทั้งโค้ดARMและx86 โดยใช้เทคโนโลยี การแปลงโค้ด จาก Transmeta แต่ถูกเปลี่ยนเป็นชุดคำสั่ง ARMv8-A 64 บิต เนื่องจาก Nvidia ไม่สามารถขอรับใบอนุญาต สิทธิบัตรของ Intel ได้[ 17 ]
อุปกรณ์สำหรับผู้บริโภคเครื่องแรกที่จัดส่งพร้อมแกน CPU Denver คือNexus 9 ของ Google ได้รับการประกาศเมื่อวันที่ 15 ตุลาคม 2557 แท็บเล็ตนี้ผลิตโดย HTC และมีชิปประมวลผล Tegra K1 แบบ dual-core Nexus 9 เป็นอุปกรณ์ Android 64 บิตเครื่องแรกที่วางจำหน่ายให้กับผู้บริโภค[ 18 ]
ดูเพิ่มเติม
ลิงก์ภายนอก
- Valich, Theo (20 กันยายน 2012). "NVIDIA Project Boulder เปิดเผยแล้ว: คู่แข่งของ Tegra ซ่อนตัวอยู่ในกลุ่ม GPU" .
- Gwennap, Linley (18 สิงหาคม 2557). "ซีพียูตัวแรกของ Nvidia คือผู้ชนะ Denver ใช้การแปลแบบไดนามิกเพื่อเอาชนะคู่แข่งบนมือถือ" (PDF) . MPR, Linley Group.