อัลตร้าสปาร์ค III

ซัน อัลตร้าสปาร์ค III
ข้อมูลทั่วไป
ออกแบบโดย	ซัน ไมโครซิสเต็มส์
ผลงาน
ความเร็วสัญญาณนาฬิกาCPU สูงสุด	600  เมกะเฮิร์ตซ์ ถึง 900  เมกะเฮิร์ตซ์
ข้อกำหนดทางกายภาพ
แกนกลาง	1
สถาปัตยกรรมและการจำแนกประเภท
ชุดคำสั่ง	SPARC V9
ประวัติศาสตร์
ผู้มาก่อน	อัลตร้าสปาร์ค II
ผู้สืบทอด	อัลตร้าสปาร์ค IV

UltraSPARC IIIหรือชื่อรหัส "Cheetah" เป็นไมโครโปรเซสเซอร์ที่ใช้สถาปัตยกรรมชุดคำสั่ง (ISA) SPARC V9 ซึ่งพัฒนาโดย Sun MicrosystemsและผลิตโดยTexas Instrumentsเปิดตัวในปี 2001 และทำงานที่ความเร็ว 600 ถึง 900 เมกะเฮิร์ตซ์ ต่อมาได้มีการพัฒนาUltraSPARC IVตามมาในปี 2004 โดยมี Gary Lauterbach เป็นหัวหน้าสถาปนิก 

เมื่อเปิดตัวในงาน Microprocessor Forum ปี 1997 วันที่คาดว่าจะวางจำหน่าย UltraSPARC III คือปี 1999 และจะแข่งขันกับAlpha 21264 ของ Digital Equipment Corporation และItanium (Merced) ของ Intel แต่ในความเป็นจริงแล้ว การวางจำหน่ายล่าช้าไปจนถึงปี 2001 แม้จะล่าช้า แต่ก็ได้รับรางวัล Analysts' Choice Award สาขาโปรเซสเซอร์เซิร์ฟเวอร์/เวิร์กสเตชันที่ดีที่สุดแห่งปี 2001 จากMicroprocessor Reportเนื่องจากคุณสมบัติการประมวลผลแบบมัลติ โปรเซสซิ่ง

UltraSPARC III เป็น ไมโครโปรเซสเซอร์แบบ ซูเปอร์สเกลาร์เรียงลำดับ (in-order superscalar ) UltraSPARC III ได้รับการออกแบบมาเพื่อ ประสิทธิภาพ การประมวลผลแบบมัลติโปร เซสซิ่ง ด้วยหน่วยความจำร่วม (shared memory multiprocessing) และมีคุณสมบัติหลายประการที่ช่วยให้บรรลุเป้าหมายนั้น ได้แก่ ตัวควบคุมหน่วยความจำแบบรวม (integrated memory controller) และบัสมัลติโปรเซสซิ่งเฉพาะ (dedicated multiprocessing bus)

หน่วยประมวลผลจะดึงคำสั่งได้สูงสุดสี่คำสั่งต่อรอบจากแคชคำสั่ง คำสั่งที่ถอดรหัสแล้วจะถูกส่งไปยังหน่วยส่งคำสั่งครั้งละไม่เกินหกคำสั่ง หน่วยส่งคำสั่งจะส่งคำสั่งไปยังหน่วยประมวลผลที่เหมาะสมโดยขึ้นอยู่กับตัวดำเนินการและความพร้อมใช้งานของทรัพยากร ทรัพยากรในการประมวลผลประกอบด้วยหน่วยคำนวณและตรรกะ (ALU) สองหน่วย หน่วยโหลดและจัดเก็บ และหน่วยประมวลผลทศนิยมสองหน่วย ALU ตัวหนึ่งสามารถประมวลผลคำสั่งจำนวนเต็มและคำสั่งโหลดแบบง่ายได้เท่านั้น หน่วยประมวลผลทศนิยมทั้งสองหน่วยก็ไม่เท่ากัน หน่วยหนึ่งสามารถประมวลผลคำสั่งแบบง่าย เช่น การบวก ในขณะที่อีกหน่วยหนึ่งสามารถประมวลผลการคูณ การหาร และการหาค่ารากที่สองได้

โปรเซสเซอร์ UltraSPARC III มีแคชคำสั่งและแคชข้อมูลหลักแยกกัน แคชคำสั่งมีความจุ 32 KB ส่วนแคชข้อมูลมีความจุ 64 KB และเป็นแบบ set-associative สี่ทาง พร้อมด้วยแคชไลน์ขนาด 32 ไบต์ แคช L2 ภายนอกมีความจุสูงสุด 8 MB เข้าถึงได้ผ่านบัสเฉพาะ 256 บิตที่ทำงานที่ความเร็วสูงสุด 200  MHz เพื่อแบนด์วิดท์สูงสุด 6.4 GB/s แคชนี้สร้างขึ้นจากหน่วยความจำแบบซิงโครนัสสแตติกแรมแอ็กเซสแอ็กชัน (Synchronous Static Random Access Memory) ที่ทำงานที่ความถี่สูงสุด 200 MHz  แท็กแคช L2 อยู่บนชิปเพื่อให้สามารถทำงานที่ความถี่สัญญาณนาฬิกาของไมโครโปรเซสเซอร์ได้ ซึ่งจะเพิ่มแบนด์วิดท์ในการเข้าถึงแท็กแคช ทำให้ UltraSPARC สามารถปรับขยายไปยังความถี่สัญญาณนาฬิกาที่สูงขึ้นได้อย่างง่ายดาย ส่วนหนึ่งของแบนด์วิดท์ที่เพิ่มขึ้นสำหรับแท็กแคชถูกใช้โดยทราฟฟิกการรักษาความสอดคล้องของแคช ซึ่งจำเป็นในระบบมัลติโปรเซสเซอร์ที่ UltraSPARC III ได้รับการออกแบบมาเพื่อใช้งาน เนื่องจากความจุสูงสุดของแคช L2 คือ 8 MB ดังนั้นแท็กแคช L2 จึงมีขนาด 90 KB

อินเทอร์เฟซภายนอกประกอบด้วยบัสข้อมูล 128 บิตและบัสที่ อยู่ 43 บิต ที่ทำงานที่ความเร็ว 150  เมกะเฮิร์ตซ์ บัสข้อมูลไม่ได้ใช้ในการเข้าถึงหน่วยความจำ แต่ใช้ในการเข้าถึงหน่วยความจำของไมโครโปรเซสเซอร์อื่นและอุปกรณ์ I/O ที่ใช้ร่วมกัน

ไมโครโปรเซสเซอร์ UltraSPARC มีตัวควบคุมหน่วยความจำ แบบรวม และใช้บัสเฉพาะขนาด 128 บิตที่ทำงานที่ความเร็ว 150  MHz เพื่อเข้าถึงหน่วยความจำ "ภายใน" ได้สูงสุด 4 GB ตัวควบคุมหน่วยความจำแบบรวมนี้ใช้เพื่อลดความหน่วงและปรับปรุงประสิทธิภาพ ซึ่งแตกต่างจากไมโครโปรเซสเซอร์ UltraSPARC บางรุ่นที่ใช้คุณสมบัตินี้เพื่อลดต้นทุน

ไมโครโปรเซสเซอร์ UltraSPARC III ประกอบด้วยทรานซิสเตอร์ 16 ล้านตัว โดย 75% อยู่ในส่วนของแคชและแท็ก เริ่มแรกผลิตโดยบริษัทTexas Instrumentsด้วยกระบวนการ C07a ซึ่งเป็นกระบวนการ CMOS ( complementary metal–oxide–semiconductor ) ที่มีขนาดเม็ดชิป 0.18 ไมโครเมตร และ มีการเชื่อมต่อด้วยอะลูมิเนียม  6 ระดับในปี 2001 ได้มีการผลิตด้วยกระบวนการ 0.13 ไมโครเมตร โดยใช้การเชื่อมต่อด้วยอะลูมิเนียมเช่นกัน ทำให้สามารถทำงานที่ความถี่ 750 ถึง 900 เมกะเฮิร์ตซ์ ชิปนี้ถูกบรรจุด้วยวิธีการเชื่อมต่อชิปแบบ Controlled Collapse Chip Connection (CCO) ซึ่งเป็นไมโครโปรเซสเซอร์ตัวแรกของ Sun ที่ใช้วิธีนี้ แตกต่างจากไมโครโปรเซสเซอร์อื่นๆ ส่วนใหญ่ที่เชื่อมต่อด้วยวิธีนี้ โดยส่วนใหญ่ของจุดบัดกรีจะถูกวางไว้ในวงแหวนรอบนอกแทนที่จะกระจายไปทั่วชิป ชิปนี้ถูกบรรจุในแพ็คเกจแบบ LGA ( land grid array ) ที่มี 1368 แผ่น  

ชิปUltraSPARC III Cuซึ่งมีชื่อรหัสว่า "Cheetah+" เป็นการพัฒนาต่อยอดจาก UltraSPARC III รุ่นเดิมที่ทำงานที่ความถี่สัญญาณนาฬิกาสูงกว่า คือ 1002 ถึง 1200  MHz มีขนาดพื้นที่ผิว 232 ^{ตาราง} มิลลิเมตรและผลิตด้วย กระบวนการ CMOS แบบ 7 ชั้นเคลือบทองแดง ความหนา 0.13 ไมโครเมตร โดยบริษัท Texas Instruments บรรจุในแพ็คเกจเซรามิก LGA ขนาด 1,368 แผ่น 

UltraSPARC IIIi ซึ่งมีชื่อรหัสว่า "Jalapeño" เป็นรุ่นที่พัฒนามาจาก UltraSPARC III สำหรับเวิร์กสเตชันและเซิร์ฟเวอร์ระดับล่าง (หนึ่งถึงสี่โปรเซสเซอร์) ที่เปิดตัวในปี 2546 ทำงานที่ความเร็ว 1064 ถึง 1593 MHz ^{[ 1 ]}มีแคช L2 บนชิปและตัวควบคุมหน่วยความจำแบบรวม และสามารถประมวลผลแบบมัลติโปรเซสซิ่งสี่ทางด้วยบัสระบบแบบไร้กาวที่ได้รับการปรับให้เหมาะสมกับฟังก์ชันนี้ ประกอบด้วยทรานซิสเตอร์ 87.5 ล้านตัวและมีขนาดชิป 178.5 มม. ^²ผลิตโดย Texas Instruments ในกระบวนการ CMOS โลหะ (ทองแดง) เจ็ดชั้น 0.13 μm พร้อมไดอิเล็กทริก low-k   

ไมโครโปรเซสเซอร์ UltraSPARC IIIi มี แคช L2 แบบรวมขนาด 1 MB ที่ทำงานที่ความถี่ครึ่งหนึ่งของความถี่สัญญาณนาฬิกาของไมโครโปรเซสเซอร์ ดังนั้นจึงมีความหน่วง 6 รอบการทำงาน และอัตราการประมวลผล 2 รอบการทำงาน ความหน่วงในการโหลดเพื่อใช้งานคือ 15 รอบการทำงาน ส่วนเก็บข้อมูลแท็กได้รับการป้องกันด้วยพาริตี และข้อมูลได้รับการป้องกันด้วย ECC สำหรับทุกๆ บรรทัดแคชขนาด 64 ไบต์ จะมีบิต ECC จำนวน 36 บิต ทำให้สามารถแก้ไขข้อผิดพลาดขนาด 1 บิต และตรวจจับข้อผิดพลาดใดๆ ภายใน 4 บิตได้ แคชเป็นแบบ set-associative สี่ทาง มีขนาดบรรทัด 64 ไบต์ และมีการจัดทำดัชนีและแท็กทางกายภาพ ใช้เซลล์ SRAM ขนาด 2.76 ^μm² และประกอบด้วยทรานซิสเตอร์ 63 ล้านตัว

ตัวควบคุมหน่วยความจำบนชิป (on-die memory controller) รองรับหน่วยความจำ DDR-I SDRAM  ขนาด 256 MB ถึง 16 GB ความเร็ว 133 MHz การเข้าถึงหน่วยความจำทำได้ผ่านบัสหน่วยความจำ 137 บิต ซึ่ง 128 บิตสำหรับข้อมูลและ 9 บิตสำหรับ ECC บัสหน่วยความจำมีแบนด์วิดท์สูงสุด 4.2 GB/s ไมโครโปรเซสเซอร์ได้รับการออกแบบให้รองรับการประมวลผลแบบมัลติโปรเซสซิ่งสี่ทาง (four-way multiprocessing) โดยใช้ Jbus ในการเชื่อมต่อไมโครโปรเซสเซอร์ได้สูงสุดสี่ตัว เป็นบัสแบบมัลติเพล็กซ์สำหรับแอดเดรสและข้อมูลขนาด 128 บิต ซึ่งทำงานที่ความถี่ครึ่งหนึ่งหรือหนึ่งในสามของความถี่สัญญาณนาฬิกาของไมโครโปรเซสเซอร์  

ชิป UltraSPARC IIIi+ ซึ่งมีชื่อรหัสว่า "Serrano" เป็นรุ่นที่พัฒนาต่อยอดมาจาก UltraSPARC IIIi โดยมีกำหนดวางจำหน่ายในช่วงครึ่งหลังของปี 2548 แต่ถูกยกเลิกในปีเดียวกันนั้นเอง เพื่อหันไปพัฒนาUltraSPARC IV+ , UltraSPARC T1และUltraSPARC T2 แทน การยกเลิกดังกล่าวเพิ่งเป็นที่ทราบกันเมื่อวันที่ 31 สิงหาคม 2549 การปรับปรุงที่สำคัญได้แก่ ความถี่สัญญาณนาฬิกาที่สูงขึ้นอยู่ในช่วง 2  GHz, แคช L2 บนชิปขนาดใหญ่ขึ้น (4  MB), รองรับ DDR-333 SDRAM และ กระบวนการผลิตใหม่ขนาด 90 นาโนเมตร

โปรเซสเซอร์ตระกูล UltraSPARC III ได้ถูกแทนที่ด้วยซีรีส์UltraSPARC IV

โปรเซสเซอร์ UltraSPARC IV รวมแกนประมวลผล UltraSPARC III สองแกนไว้บนแผ่นซิลิคอนชิ้นเดียว และให้ความเร็วสัญญาณนาฬิกาที่สูงขึ้น บรรจุภัณฑ์ของ CPU แทบจะเหมือนกับรุ่นก่อนหน้า โดยมีความแตกต่างกันเพียงแค่ขาเดียว ทำให้การผลิตแผงวงจรและการออกแบบระบบง่ายขึ้น ระบบบางระบบที่ใช้โปรเซสเซอร์ UltraSPARC III สามารถอัปเกรดเป็นแผงวงจร CPU UltraSPARC IV ได้

• เครื่องบินดับเพลิง