ในการผลิตเซมิคอนดักเตอร์แผนงานระหว่างประเทศสำหรับอุปกรณ์และระบบกำหนดกระบวนการ "5 นาโนเมตร"เป็นโหนดเทคโนโลยีMOSFET ต่อจาก โหนด "7 นาโนเมตร"ในปี 2020 SamsungและTSMCเริ่มผลิตชิป "5 นาโนเมตร" ในปริมาณมาก โดยผลิตให้กับบริษัทต่างๆเช่นApple , Huawei , Mediatek , QualcommและMarvell ^{[ 1 ] [ 2 ]}

คำว่า "5 นาโนเมตร" ไม่ได้หมายความว่าคุณลักษณะทางกายภาพใดๆ (เช่น ความยาวเกต ระยะห่างของโลหะ หรือระยะห่างของเกต) ของทรานซิสเตอร์จะมีขนาดห้านาโนเมตรในอดีต ตัวเลขที่ใช้ในชื่อของเทคโนโลยีโหนดแสดงถึงความยาวเกต แต่เริ่มเบี่ยงเบนจากความยาวจริงไปเป็นตัวเลขที่เล็กลง (โดยIntel ) ประมาณปี 2011 ^{[ 3 ]}ตามการคาดการณ์ที่อยู่ในการอัปเดตปี 2021 ของInternational Roadmap for Devices and Systemsที่เผยแพร่โดย IEEE Standards Association Industry Connection โหนด 5 นาโนเมตรคาดว่าจะมีความยาวเกต 18 นาโนเมตร ระยะห่างของเกตที่สัมผัส 51 นาโนเมตร และระยะห่างของโลหะที่แคบที่สุด 30 นาโนเมตร^{[ 4 ]}ในทางปฏิบัติเชิงพาณิชย์ในโลกแห่งความเป็นจริง "5 นาโนเมตร" ถูกใช้เป็นหลักในฐานะคำทางการตลาดโดยผู้ผลิตไมโครชิปแต่ละรายเพื่ออ้างถึงชิปเซมิคอนดักเตอร์ซิลิคอนรุ่นใหม่ที่ได้รับการปรับปรุงในแง่ของความหนาแน่นของทรานซิสเตอร์ที่เพิ่มขึ้น (เช่น ระดับการย่อขนาดที่สูงขึ้น) ความเร็วที่เพิ่มขึ้น และการใช้พลังงานที่ลดลงเมื่อเทียบกับกระบวนการ 7 นาโนเมตร ก่อนหน้า นี้^{[ 5 ] [ 6 ]}

ผลกระทบของ การอุโมงค์ควอนตัมผ่านชั้นออกไซด์ของเกตบนทรานซิสเตอร์ "7 นาโนเมตร" และ "5 นาโนเมตร" กลายเป็นเรื่องยากที่จะจัดการมากขึ้นเรื่อยๆ โดยใช้กระบวนการเซมิคอนดักเตอร์ที่มีอยู่^{[ 7 ]}อุปกรณ์ทรานซิสเตอร์เดี่ยวที่มีขนาดต่ำกว่า 7 นาโนเมตรได้รับการสาธิตครั้งแรกโดยนักวิจัยในช่วงต้นทศวรรษ 2000 ในปี 2002 ทีมวิจัย ของ IBMซึ่งรวมถึง Bruce Doris, Omer Dokumaci, Meikei Ieongและ Anda Mocuta ได้ประดิษฐ์ MOSFET ซิลิคอนบนฉนวน (SOI) ขนาด6 นาโนเมตร^{[ 8 ] [ 9 ]}

ในปี พ.ศ. 2546 ทีมวิจัยชาวญี่ปุ่นที่NECนำโดย Hitoshi Wakabayashi และ Shigeharu Yamagami ได้ประดิษฐ์ MOSFET ขนาด 5 นาโนเมตรตัวแรก^{[ 10 ] [ 11 ]}

ในปี 2558 IMECและCadenceได้ผลิตชิปทดสอบขนาด 5 นาโนเมตร ชิปทดสอบที่ผลิตขึ้นนั้นไม่ใช่ชิปที่ใช้งานได้อย่างสมบูรณ์ แต่มีไว้เพื่อประเมินการสร้างลวดลายของชั้นเชื่อมต่อ^{[ 12 ] [ 13 ]}

ในปี 2558 Intelได้อธิบายแนวคิด FET แบบนาโนไวร์ด้านข้าง (หรือเกตรอบด้าน) สำหรับโหนด "5 นาโนเมตร" ^{[ 14 ]}

ในปี 2017 IBMเปิดเผยว่าได้สร้างชิปซิลิคอน "5 นาโนเมตร" ^{[ 15 ]}โดยใช้แผ่นนาโนซิลิคอนใน รูปแบบ เกตล้อมรอบ (GAAFET) ซึ่งแตกต่างจาก การออกแบบ FinFET ทั่วไป ทรานซิสเตอร์ GAAFET ที่ใช้มีแผ่นนาโน 3 แผ่นซ้อนกัน โดยถูกปกคลุมด้วยเกตเดียวกันทั้งหมด เช่นเดียวกับ FinFET ที่มักจะมีครีบทางกายภาพหลายอันเรียงกัน ซึ่งเป็นหน่วยทางไฟฟ้าเดียวและถูกปกคลุมด้วยเกตเดียวกันทั้งหมด ชิปของ IBM มีขนาด 50 ตารางมิลลิเมตร และมีทรานซิสเตอร์ 600 ล้านตัวต่อตารางมิลลิเมตร รวมเป็นทรานซิสเตอร์ทั้งหมด 30 พันล้านตัว (1667 ตารางนาโนเมตรต่อทรานซิสเตอร์ หรือระยะห่างระหว่าง^{ทรานซิสเตอร์}จริง⁴¹นาโน^เมตร ) ^{[ 16 ] [ 17 ]}

ในเดือนเมษายน พ.ศ. 2562 Samsung Electronicsประกาศว่าได้นำเสนอเครื่องมือสำหรับกระบวนการ "5 นาโนเมตร" (5LPE) ให้กับลูกค้าตั้งแต่ไตรมาสที่ 4 พ.ศ. 2561 ^{[ 18 ]}ในเดือนเมษายน พ.ศ. 2562 TSMC ประกาศว่ากระบวนการ "5 นาโนเมตร" (CLN5FF, N5) ได้เริ่มการผลิตแบบมีความเสี่ยงแล้ว และข้อกำหนดการออกแบบชิปแบบเต็มรูปแบบพร้อมให้บริการแก่ลูกค้าเป้าหมายแล้ว กระบวนการ N5 สามารถใช้EUVLได้มากถึง 14 ชั้น เมื่อเทียบกับเพียง 5 หรือ 4 ชั้นใน N6 และ N7++ ^{[ 19 ]}สำหรับระยะห่างโลหะขั้นต่ำที่คาดไว้ 28 นาโนเมตรSALELEเป็นวิธีการสร้างลวดลายที่ดีที่สุดที่เสนอ^{[ 20 ]}

สำหรับกระบวนการ "5 นาโนเมตร" ซัมซุงได้เริ่มลดข้อบกพร่องของกระบวนการโดยการตรวจสอบและแก้ไขโดยอัตโนมัติ เนื่องจากเกิดข้อบกพร่องแบบสุ่มในชั้นโลหะและชั้นเวีย^{[ 21 ]}

ในเดือนตุลาคม 2019 มีรายงานว่า TSMC เริ่มสุ่มตัวอย่างโปรเซสเซอร์ A14 ขนาด 5 นาโนเมตรสำหรับApple ^{[ 22 ]}ในการประชุม IEEE IEDM ปี 2020 TSMC รายงานว่ากระบวนการ 5 นาโนเมตรของพวกเขามีความหนาแน่นสูงกว่ากระบวนการ 7 นาโนเมตรถึง 1.84 เท่า^{[ 23 ]}ในงาน IEDM 2019 TSMC เปิดเผย 5 นาโนเมตรสองเวอร์ชัน ได้แก่ เวอร์ชัน DUV ที่มีเซลล์ 5.5 แทร็ก และเวอร์ชัน EUV (อย่างเป็นทางการ) ที่มีเซลล์ 6 แทร็ก^{[ 24 ] [ 25 ]}

ในเดือนธันวาคม 2019 TSMC ประกาศอัตราผลผลิตเฉลี่ยประมาณ 80% โดยมีอัตราผลผลิตสูงสุดต่อเวเฟอร์มากกว่า 90% สำหรับชิปทดสอบ "5 นาโนเมตร" ที่มีขนาดได 17.92 มม.² [ 26 ] ในช่วงกลางปี ​​2020 TSMC อ้างว่ากระบวนการ "5 นาโนเมตร" (N5) ของตนมี^{ความหนาแน่นมากกว่ากระบวนการ} "7 นาโนเมตร" (N7) ถึง 1.8 เท่า พร้อมความเร็วที่เพิ่มขึ้น 15% หรือการใช้พลังงานที่ลดลง 30% และอ้างว่าเวอร์ชันย่อยที่ได้รับการปรับปรุง (N5P หรือ N4) จะปรับปรุง N5 ด้วยความเร็วที่เพิ่มขึ้น 5% หรือการใช้พลังงานที่ลดลง 10% ^{[ 27 ]}

เมื่อวันที่ 13 ตุลาคม 2020 Apple ประกาศเปิด ตัว iPhone 12 รุ่นใหม่ ที่ใช้ชิปA14พร้อมกับHuawei Mate 40ที่ใช้ชิปHiSilicon Kirin 9000ชิป A14 และ Kirin 9000 เป็นอุปกรณ์รุ่นแรกที่วางจำหน่ายในเชิงพาณิชย์บนกระบวนการผลิต "5 นาโนเมตร" ของ TSMC ต่อมาเมื่อวันที่ 10 พฤศจิกายน 2020 Apple ยังได้เปิดตัว Mac รุ่นใหม่ 3 รุ่นที่ใช้ ชิป Apple M1 ซึ่ง ^เป็นชิป 5 นาโนเมตรอีกตัวหนึ่ง ตามข้อมูลของ Semianalysis โปรเซสเซอร์ A14 มีความหนาแน่นของทรานซิสเตอร์ 134 ล้านทรานซิสเตอร์ต่อตาราง^{มิลลิเมตร[} 28 ^]

ในเดือนตุลาคม พ.ศ. 2564 TSMC ได้เปิดตัวสมาชิกใหม่ในตระกูลกระบวนการผลิต "5 นาโนเมตร" คือ N4P เมื่อเทียบกับ N5 โหนดนี้ให้ประสิทธิภาพสูงขึ้น 11% (สูงกว่า N4 6%) ประหยัดพลังงานมากขึ้น 22% มีความหนาแน่นของทรานซิสเตอร์มากขึ้น 6% และมีจำนวนหน้ากากน้อยลง TSMC คาดว่าจะเริ่มผลิตชิปตัวแรกในช่วงครึ่งหลังของปี พ.ศ. 2565 ^{[ 29 ] [ 30 ]}

ในเดือนธันวาคม 2021 TSMC ได้ประกาศสมาชิกใหม่ในตระกูลกระบวนการ "5 นาโนเมตร" ที่ออกแบบมาสำหรับแอปพลิเคชัน HPC: N4X กระบวนการนี้มีคุณสมบัติเด่นคือการออกแบบและโครงสร้างทรานซิสเตอร์ที่ได้รับการปรับปรุง ลดความต้านทานและความจุของชั้นโลหะเป้าหมาย และตัวเก็บประจุ MiM ความหนาแน่นสูง ในเวลานั้นคาดว่ากระบวนการนี้จะให้ประสิทธิภาพสูงกว่า N5 สูงสุดถึง 15% (หรือสูงกว่า N4P สูงสุดถึง 4%) ที่ 1.2 V และแรงดันไฟฟ้าแหล่งจ่ายที่มากกว่า 1.2 V TSMC กล่าวในเวลานั้นว่าคาดว่า N4X จะเข้าสู่การผลิตแบบเสี่ยงในครึ่งแรกของปี 2023 ^{[ 31 ] [ 32 ] [ 33 ]}

ในเดือนมิถุนายน 2022 อินเทลได้นำเสนอรายละเอียดบางอย่างเกี่ยวกับกระบวนการผลิต Intel 4 (ซึ่งรู้จักกันในชื่อ "7 นาโนเมตร" ก่อนที่จะเปลี่ยนชื่อในปี 2021) ได้แก่ กระบวนการผลิตแรกของบริษัทที่ใช้ EUV ความหนาแน่นของทรานซิสเตอร์สูงกว่า Intel 7 (ซึ่งรู้จักกันในชื่อ "10 นาโนเมตร" ESF (Enhanced Super Fin) ก่อนที่จะเปลี่ยนชื่อ) ถึง 2 เท่า การใช้ทองแดงเคลือบโคบอลต์สำหรับชั้นเชื่อมต่อที่ละเอียดที่สุดห้าชั้น ประสิทธิภาพสูงขึ้น 21.5% ที่กำลังไฟเท่ากัน หรือใช้พลังงานต่ำลง 40% ที่ความถี่เท่ากันที่ 0.65 V เมื่อเทียบกับ Intel 7 เป็นต้น ผลิตภัณฑ์แรกของอินเทลที่ผลิตด้วยกระบวนการ Intel 4 คือ Meteor Lake ซึ่งเปิดใช้งานในไตรมาสที่ 2 ปี 2022 และมีกำหนดจัดส่งในปี 2023 ^{[ 34 ]} Intel 4 มีระยะห่างระหว่างเกตที่ 50 นาโนเมตร ระยะห่างระหว่างฟินและโลหะขั้นต่ำที่ 30 นาโนเมตร และความสูงของไลบรารีที่ 240 นาโนเมตร ความจุของโลหะ-ฉนวน-โลหะเพิ่มขึ้นเป็น 376 fF/μm² ซึ่งประมาณ 2 เท่าเมื่อเทียบกับ Intel 7 ^{[ 35 ]}กระบวนการนี้ได้รับการปรับให้เหมาะสมสำหรับแอปพลิเคชัน HPC และรองรับแรงดันไฟฟ้าตั้งแต่ <0.65 V ถึง >1.3 V การประมาณความหนาแน่นของทรานซิสเตอร์ของ WikiChip สำหรับ Intel 4 คือ 123.4 Mtr./mm² ซึ่ง 2.04 เท่าจาก 60.5 Mtr./mm² สำหรับ Intel 7 อย่างไรก็ตาม เซลล์ SRAM ความหนาแน่นสูงมีขนาดลดลงเพียง 0.77 เท่า (จาก 0.0312 เป็น 0.024 μm²) และเซลล์ประสิทธิภาพสูงลดลง 0.68 เท่า (จาก 0.0441 เป็น 0.03 μm²) เมื่อเทียบกับ Intel 7 ^{[ 36 ]}

เมื่อวันที่ 27 กันยายน 2022 AMDได้เปิด ตัวหน่วยประมวลผลกลาง Ryzen 7000ซีรีส์อย่างเป็นทางการ ซึ่งใช้กระบวนการผลิต TSMC N5 และสถาปัตยกรรมZen 4 ^{[ 37 ]} Zen 4 ถือเป็นการใช้กระบวนการผลิต 5 นาโนเมตรครั้งแรกสำหรับโปรเซสเซอร์เดสก์ท็อปแบบ x86 ในเดือนธันวาคม 2022 AMD ยังได้เปิด ตัวหน่วยประมวลผลกราฟิก Radeon RX 7000 ซีรีส์ ซึ่ง ใช้RDNA 3และใช้กระบวนการผลิต TSMC N5 เช่นกัน^{[ 38 ]}

เมื่อวันที่ 26 สิงหาคม 2567 IBMได้เปิดตัวโปรเซสเซอร์ Telum II ซึ่งใช้กระบวนการผลิต 5 นาโนเมตรของ Samsung

เมื่อวันที่ 11 ธันวาคม 2025 TechInsightsประกาศว่าหลังจากวิเคราะห์โปรเซสเซอร์ Kirin 9030 ที่ใช้ในส มาร์ทโฟน Huawei Mate 80 Pro Max แล้ว พบว่า Kirin 9030 ผลิตโดยใช้กระบวนการ N+3 ของ SMIC ซึ่งเป็น "วิวัฒนาการที่ปรับขนาด" ของกระบวนการระดับ 7 นาโนเมตรของ SMIC และบ่งชี้ว่า SMIC กำลังเข้าใกล้ "โหนดเทียบเท่า 5 นาโนเมตรที่แท้จริงโดยไม่ต้องใช้ลิโทกราฟี EUV" ^{[ 39 ]}

ระยะห่างระหว่างเกตของทรานซิสเตอร์เรียกอีกอย่างว่า CPP (contacted poly pitch) และระยะห่างระหว่างตัวเชื่อมต่อเรียกอีกอย่างว่า MMP (minimum metal pitch) ^{[ 40 ] [ 41 ]}

ระยะห่างระหว่างเกตของทรานซิสเตอร์เรียกอีกอย่างว่า CPP (contacted poly pitch) และระยะห่างระหว่างตัวเชื่อมต่อเรียกอีกอย่างว่า MMP (minimum metal pitch) ^{[ 40 ] [ 41 ]}

"3 นาโนเมตร" เป็นคำที่ใช้กันทั่วไปสำหรับโหนดถัดไปหลังจาก "5 นาโนเมตร" ณ ปี 2023 TSMCได้เริ่มผลิตชิปสำหรับลูกค้าบางราย ในขณะที่SamsungและIntelมีแผนสำหรับปี 2024 ^{[ 54 ] [ 65 ] [ 66 ] [ 67 ]}

"3.5 นาโนเมตร" ยังได้รับการตั้งชื่อสำหรับโหนดแรกที่เหนือกว่า "5 นาโนเมตร" อีกด้วย^{[ 68 ]}

• กระบวนการลิโทกราฟี 5 นาโนเมตร