วงจรรวมเฉพาะงาน ( ASIC / ˈ eɪ s ɪ k / ) คือ ชิป วงจรรวม (IC) ที่ได้รับการปรับแต่งสำหรับการใช้งานเฉพาะอย่าง แทนที่จะออกแบบมาเพื่อการใช้งานทั่วไป เช่น ชิปที่ออกแบบมาเพื่อใช้งานในเครื่องบันทึกเสียงดิจิทัล หรือตัว แปลงสัญญาณวิดีโอประสิทธิภาพสูง^{[ 1 ]} ชิป ผลิตภัณฑ์มาตรฐานเฉพาะงานอยู่ระหว่าง ASIC และวงจรรวมมาตรฐานอุตสาหกรรม เช่นซีรี่ส์ 7400หรือซีรี่ส์4000 ^{[ 2 ]} โดย ทั่วไปแล้ว ชิป ASIC จะถูกผลิตขึ้นโดยใช้ เทคโนโลยี โลหะออกไซด์เซมิคอนดักเตอร์ (MOS) เช่นเดียวกับชิปวงจรรวม MOS ^{[ 3 ]}

เนื่องจากขนาดของฟีเจอร์เล็กลงและเครื่องมือออกแบบชิปได้รับการปรับปรุงตลอดหลายปีที่ผ่านมา ความซับซ้อนสูงสุด (และด้วยเหตุนี้ฟังก์ชันการทำงาน) ที่เป็นไปได้ใน ASIC จึงเพิ่มขึ้นจากเกตตรรกะ 5,000 ตัว เป็นมากกว่า 100 ล้านตัว ASIC สมัยใหม่มักประกอบด้วยไมโครโปรเซสเซอร์ทั้งหมดบล็อกหน่วยความจำรวมถึงROM , RAM , EEPROM , หน่วยความจำแฟลชและบล็อกการสร้างขนาดใหญ่อื่นๆ ASIC ดังกล่าวมักเรียกว่า SoC ( system-on-chip ) นักออกแบบ ASIC ดิจิทัลมักใช้ภาษาอธิบายฮาร์ดแวร์ (HDL) เช่นVerilogหรือVHDLเพื่ออธิบายฟังก์ชันการทำงานของ ASIC ^{[ 2 ]}

อาร์เรย์เกตที่ตั้งโปรแกรมได้แบบฟิลด์ (FPGA) เป็นเทคโนโลยีที่ทันสมัยที่ได้รับการปรับปรุงบนแผงวงจรทดลองซึ่งหมายความว่าไม่ได้ถูกสร้างขึ้นเพื่อใช้งานเฉพาะด้าน ต่างจาก ASIC บล็อกตรรกะ ที่ตั้งโปรแกรมได้ และการเชื่อมต่อที่ตั้งโปรแกรมได้ทำให้ FPGA ตัวเดียวกันสามารถนำไปใช้ในแอปพลิเคชันต่างๆ ได้มากมาย สำหรับการออกแบบขนาดเล็กหรือปริมาณการผลิตที่ต่ำ FPGA อาจคุ้มค่ากว่าการออกแบบ ASIC แม้กระทั่งในการผลิต ต้นทุน ด้านวิศวกรรมที่ไม่เกิดขึ้นซ้ำ (NRE) ของ ASIC อาจสูงถึงหลายล้านดอลลาร์ ดังนั้น ผู้ผลิตอุปกรณ์จึงมักเลือกใช้ FPGA สำหรับการสร้างต้นแบบและอุปกรณ์ที่มีปริมาณการผลิตต่ำ และเลือกใช้ ASIC สำหรับปริมาณการผลิตที่สูงมากซึ่งต้นทุน NRE สามารถกระจายไปยังอุปกรณ์จำนวนมาก ได้ ^{[ 4 ]}

ASIC รุ่นแรกๆ ใช้ เทคโนโลยี เกตอาร์เรย์ในปี พ.ศ. 2510 Ferrantiและ Interdesign ได้ผลิต เกตอาร์เรย์แบบไบโพ ลาร์ รุ่นแรกๆ ในปี พ.ศ. 2510 Fairchild Semiconductorได้แนะนำตระกูล Micromatrix ของ ลอจิก ไดโอด-ทรานซิสเตอร์ แบบไบโพลาร์ (DTL) และลอจิกทรานซิสเตอร์-ทรานซิสเตอร์ (TTL) ^{[ 3 ]}

เทคโนโลยี เซมิคอนดักเตอร์โลหะออกไซด์เสริม (CMOS) เปิดประตูสู่การนำเกตอาร์เรย์ไปใช้ในเชิงพาณิชย์อย่างกว้างขวาง เกตอาร์เรย์ CMOS ชุดแรกได้รับการพัฒนาโดย Robert Lipp ^{[ 5 ] [ 6 ]}ในปี 1974 สำหรับ International Microcircuits, Inc. (IMI) ^{[ 3 ]}

เทคโนโลยี เซลล์มาตรฐานโลหะออกไซด์เซมิคอนดักเตอร์ (MOS) ได้รับการแนะนำโดย Fairchild และMotorolaภายใต้ชื่อทางการค้า Micromosaic และ Polycell ในช่วงทศวรรษ 1970 เทคโนโลยีนี้ได้รับการนำไปใช้ในเชิงพาณิชย์อย่างประสบความสำเร็จในภายหลังโดยVLSI Technology (ก่อตั้งในปี 1979) และLSI Logic (1981) ^{[ 3 ]}

การประยุกต์ใช้ วงจร เกตอาร์เรย์ใน เชิงพาณิชย์ที่ประสบความสำเร็จพบได้ใน คอมพิวเตอร์ส่วนบุคคล 8 บิตระดับล่างZX81และZX Spectrum ซึ่งเปิดตัวในปี 1981 และ 1982 โดย บริษัท Sinclair Research (สหราชอาณาจักร) ใช้คอมพิวเตอร์เหล่านี้ เป็นหลักในฐานะโซลูชัน I/Oราคาประหยัดเพื่อจัดการกราฟิกของคอมพิวเตอร์

การปรับแต่งเกิดขึ้นโดยการเปลี่ยนแปลงหน้ากากเชื่อมต่อโลหะ วงจรเกตอาร์เรย์มีความซับซ้อนมากถึงหลายพันเกต ซึ่งปัจจุบันเรียกว่าวงจรรวมขนาดกลาง (mid-scale integration ) รุ่นต่อมามีความเป็นทั่วไปมากขึ้น โดยใช้ ชิปฐานที่แตกต่างกันซึ่งได้รับการปรับแต่งโดยทั้งชั้นโลหะและโพลีซิลิคอนชิปฐานบางชนิดยังรวมถึง องค์ประกอบ หน่วยความจำเข้าถึงแบบสุ่ม (RAM) ด้วย

ในช่วงกลางทศวรรษ 1980 นักออกแบบจะเลือกผู้ผลิต ASIC และนำการออกแบบของตนไปใช้โดยใช้เครื่องมือออกแบบที่มีให้จากผู้ผลิต แม้ว่าจะมีเครื่องมือออกแบบจากภายนอกให้ใช้งานได้ แต่ก็ไม่มีการเชื่อมโยงที่มีประสิทธิภาพจากเครื่องมือออกแบบจากภายนอกไปยังเค้าโครงและลักษณะการทำงานของกระบวนการผลิตเซมิคอนดักเตอร์จริงของผู้ผลิต ASIC ต่างๆ นักออกแบบส่วนใหญ่ใช้เครื่องมือเฉพาะของโรงงานเพื่อดำเนินการออกแบบให้เสร็จสมบูรณ์ วิธีแก้ปัญหานี้ ซึ่งยังส่งผลให้ได้อุปกรณ์ที่มีความหนาแน่นสูงขึ้นมาก คือการนำเซลล์มาตรฐาน มา ใช้^{[ 7 ]}ผู้ผลิต ASIC ทุกรายสามารถสร้างบล็อกฟังก์ชันที่มีลักษณะทางไฟฟ้าที่ทราบ เช่นความล่าช้าในการแพร่กระจาย ความจุ และความเหนี่ยวนำ ซึ่งสามารถแสดงในเครื่องมือจากภายนอกได้เช่นกัน การออกแบบเซลล์มาตรฐานคือการใช้บล็อกฟังก์ชันเหล่านี้เพื่อให้ได้ความหนาแน่นของเกตที่สูงมากและประสิทธิภาพทางไฟฟ้าที่ดี การออกแบบเซลล์มาตรฐานอยู่ระหว่างการออกแบบแบบ Gate-array และแบบกึ่งกำหนดเองและการออกแบบแบบกำหนดเองเต็มรูปแบบในแง่ของต้นทุนทางวิศวกรรมที่ไม่เกิดขึ้นซ้ำและต้นทุนส่วนประกอบที่เกิดขึ้นซ้ำ ตลอดจนประสิทธิภาพและความเร็วในการพัฒนา (รวมถึงเวลาในการออกสู่ตลาด )

ในช่วงปลายทศวรรษ 1990 เครื่องมือสังเคราะห์ตรรกะ เริ่มมีให้ใช้งาน เครื่องมือเหล่านี้สามารถคอมไพล์คำอธิบาย HDL ให้เป็น เน็ตลิสต์ระดับเกตได้วงจรรวมแบบเซลล์มาตรฐาน(IC) ถูกออกแบบในขั้นตอนเชิงแนวคิดต่อไปนี้ ซึ่งเรียกว่ากระบวนการออกแบบอิเล็กทรอนิกส์แม้ว่าในทางปฏิบัติขั้นตอนเหล่านี้จะทับซ้อนกันอย่างมากก็ตาม:

1. วิศวกรรมความต้องการ : ทีมวิศวกรออกแบบเริ่มต้นด้วยความเข้าใจแบบไม่เป็นทางการเกี่ยวกับฟังก์ชันที่จำเป็นสำหรับ ASIC ใหม่ ซึ่งโดยปกติแล้วได้มาจากการวิเคราะห์ความต้องการ
2. การออกแบบ ระดับการถ่ายโอนรีจิสเตอร์ (RTL) : ทีมออกแบบสร้างคำอธิบายของ ASIC เพื่อบรรลุเป้าหมายเหล่านี้โดยใช้ภาษาอธิบายฮาร์ดแวร์กระบวนการนี้คล้ายกับการเขียนโปรแกรมคอมพิวเตอร์ในโปรแกรมระดับสูง
3. การตรวจสอบการทำงาน : ความเหมาะสมสำหรับการใช้งานจะได้รับการตรวจสอบโดยการตรวจสอบการทำงาน ซึ่งอาจรวมถึงเทคนิคต่างๆ เช่นการจำลองตรรกะผ่านชุดทดสอบการตรวจสอบอย่างเป็นทางการการจำลองหรือการสร้างและประเมินแบบ จำลอง ซอฟต์แวร์ บริสุทธิ์ที่เทียบเท่ากัน เช่นใน Simicsเทคนิคการตรวจสอบแต่ละแบบมีข้อดีและข้อเสีย และส่วนใหญ่มักใช้วิธีการหลายวิธีร่วมกันสำหรับการตรวจสอบ ASIC แตกต่างจาก FPGA ส่วนใหญ่ ASIC ไม่สามารถตั้งโปรแกรมใหม่ได้เมื่อผลิตเสร็จแล้ว ดังนั้นการออกแบบ ASIC ที่ไม่ถูกต้องอย่างสมบูรณ์จึงมีต้นทุนสูงกว่ามาก ทำให้จำเป็นต้องมี การครอบคลุมการทดสอบอย่างเต็มรูปแบบ
4. การสังเคราะห์ลอจิก : การสังเคราะห์ลอจิกจะแปลงการออกแบบ RTL ให้เป็นชุดโครงสร้างระดับล่างขนาดใหญ่ที่เรียกว่าเซลล์มาตรฐาน โครงสร้างเหล่านี้ได้มาจากไลบรารีเซลล์มาตรฐาน ซึ่งประกอบด้วยชุด เกตลอจิกที่มีลักษณะเฉพาะและทำหน้าที่เฉพาะ เซลล์มาตรฐานมักจะเฉพาะเจาะจงสำหรับผู้ผลิต ASIC ที่วางแผนไว้ ชุดของเซลล์มาตรฐานที่ได้และการเชื่อมต่อทางไฟฟ้าที่จำเป็นระหว่างเซลล์เหล่านั้นเรียกว่าเน็ตลิสต์ ระดับเก ต
5. การจัดวาง : ขั้นตอนต่อไปคือการประมวลผลเน็ตลิสต์ระดับเกตด้วย เครื่องมือ จัดวางซึ่งจะวางเซลล์มาตรฐานลงบนพื้นที่ของชิปวงจรรวมที่แสดงถึง ASIC ขั้นสุดท้าย เครื่องมือจัดวางจะพยายามค้นหาการจัดวางเซลล์มาตรฐานที่เหมาะสมที่สุด โดยคำนึงถึงข้อจำกัดต่างๆ ที่ระบุไว้
6. การกำหนดเส้นทาง (Routing) : เครื่องมือ การกำหนดเส้นทางอิเล็กทรอนิกส์จะใช้ตำแหน่งทางกายภาพของเซลล์มาตรฐานและใช้เน็ตลิสต์เพื่อสร้างการเชื่อมต่อทางไฟฟ้า Kระหว่างเซลล์เหล่านั้น เนื่องจากพื้นที่การค้นหามีขนาดใหญ่ กระบวนการนี้จะสร้างโซลูชันที่ "เพียงพอ" มากกว่า " เหมาะสมที่สุดโดยรวม " ผลลัพธ์ที่ได้คือไฟล์ที่สามารถใช้สร้างชุดโฟโตมาสก์ ซึ่ง ช่วยให้โรงงานผลิตเซมิคอนดักเตอร์ซึ่งโดยทั่วไปเรียกว่า "แฟบ" หรือ "ฟาวน์ดรี" สามารถผลิตวงจรรวมทางกายภาพได้การจัดวางและการกำหนดเส้นทางมีความสัมพันธ์กันอย่างใกล้ชิดและเรียกรวมกันว่าการจัดวางและการกำหนดเส้นทางในการออกแบบอิเล็กทรอนิกส์ แม้ว่าการสังเคราะห์ลอจิก การจัดวาง และการกำหนดเส้นทางจะได้รับการสนับสนุนโดยเครื่องมืออัตโนมัติสำหรับการออกแบบอิเล็กทรอนิกส์ แต่ขั้นตอนเหล่านี้ต้องการคำแนะนำและการปรับปรุงจากนักออกแบบอย่างมาก นักออกแบบจะกำหนดข้อจำกัดที่ได้มาจากวิศวกรรมข้อกำหนดและการออกแบบ RTL รวมถึงข้อกำหนดด้านเวลา แผนผังพื้นที่ งบประมาณด้านพลังงาน และข้อจำกัดด้านพื้นที่ โดยทั่วไปแล้วจำเป็นต้องมีการปรับปรุงเครื่องมือหลายครั้งเพื่อให้บรรลุเป้าหมายด้านประสิทธิภาพ พลังงาน และพื้นที่ ซึ่งมักต้องมีการเพิ่มประสิทธิภาพและการปรับแต่งด้วยตนเอง ซึ่งจะยืดเวลาของวงจรการออกแบบออกไปอย่างมาก
7. การตรวจสอบขั้นสุดท้าย : เมื่อได้แบบแปลนสุดท้ายแล้วการแยกวงจรจะคำนวณค่าความต้านทานและความจุปรสิตในกรณีของวงจรดิจิทัลข้อมูลนี้จะถูกแปลงเป็นข้อมูลความล่าช้า เพิ่มเติม ซึ่งสามารถใช้ประเมินประสิทธิภาพของวงจรได้ โดยปกติจะใช้การวิเคราะห์เวลาแบบคงที่ การทดสอบขั้นสุดท้ายนี้และขั้นตอนอื่นๆ เช่นการตรวจสอบกฎการออกแบบและการวิเคราะห์พลังงานซึ่งเรียกรวมกัน ว่าการตรวจสอบ ขั้น สุดท้าย มีจุดประสงค์เพื่อให้แน่ใจว่าอุปกรณ์จะทำงานได้อย่างถูกต้องในทุกสภาวะสุดขั้วของกระบวนการ แรงดันไฟฟ้า และอุณหภูมิ เมื่อการทดสอบนี้เสร็จสิ้น ข้อมูลโฟโตมาสก์ จะถูกส่งต่อไปยังกระบวนการ ผลิตชิป

ขั้นตอนเหล่านี้ซึ่งดำเนินการด้วยทักษะระดับทั่วไปในอุตสาหกรรม มักจะสร้างอุปกรณ์ขั้นสุดท้ายที่ใช้งานการออกแบบดั้งเดิมได้อย่างถูกต้อง เว้นแต่จะมีข้อบกพร่องเกิดขึ้นในภายหลังจากกระบวนการผลิตทางกายภาพ^{[ 8 ]}

ขั้นตอนการออกแบบ หรือที่เรียกว่ากระบวนการออกแบบนั้น เป็นขั้นตอนทั่วไปในการออกแบบผลิตภัณฑ์มาตรฐาน ความแตกต่างที่สำคัญคือ การออกแบบเซลล์มาตรฐานใช้ไลบรารีเซลล์ของผู้ผลิต ซึ่งเคยถูกนำไปใช้ในการออกแบบอื่นๆ อีกหลายร้อยแบบ ดังนั้นจึงมีความเสี่ยงต่ำกว่าการออกแบบตามสั่งทั้งหมด เซลล์มาตรฐานให้ความหนาแน่นของการออกแบบที่คุ้มค่า และยังสามารถรวมIP coreและหน่วยความจำเข้าถึงแบบสุ่มคงที่ (SRAM) ได้อย่างมีประสิทธิภาพ ซึ่งแตกต่างจากเกตอาร์เรย์

การออกแบบ เกตอาร์เรย์เป็นวิธีการผลิตที่ชั้นกระจาย^{[ 9 ]}แต่ละชั้นประกอบด้วยทรานซิสเตอร์และอุปกรณ์แอคทีฟ อื่นๆ ถูกกำหนดไว้ล่วงหน้า และเวเฟอร์อิเล็กทรอนิกส์ที่มีอุปกรณ์ดังกล่าวจะถูก "เก็บไว้ในสต็อก" หรือไม่ได้เชื่อมต่อก่อน ขั้นตอน การเคลือบโลหะในกระบวนการผลิต^{[ 7 ]} กระบวนการออกแบบทางกายภาพจะกำหนดการเชื่อมต่อระหว่างชั้นเหล่านี้สำหรับอุปกรณ์ขั้นสุดท้าย สำหรับผู้ผลิต ASIC ส่วนใหญ่ ประกอบด้วยชั้นโลหะระหว่างสองถึงเก้าชั้น โดยแต่ละชั้นจะวางตัวตั้งฉากกับชั้นด้านล่าง ต้นทุนทางวิศวกรรมที่ไม่เกิดขึ้นซ้ำจะต่ำกว่าการออกแบบที่กำหนดเองทั้งหมดมาก เนื่องจากหน้ากากโฟโตลิโทกราฟิกจำเป็นสำหรับชั้นโลหะเท่านั้น วงจรการผลิตจะสั้นกว่ามาก เนื่องจากการเคลือบโลหะเป็นกระบวนการที่ค่อนข้างรวดเร็ว จึงช่วยเร่งเวลาในการออกสู่ตลาด

วงจร ASIC แบบ Gate-array มักเป็นการประนีประนอมระหว่างการออกแบบที่รวดเร็วและประสิทธิภาพเนื่องจากวิธีการแมปการออกแบบลงบนเวเฟอร์ที่ผู้ผลิตมีอยู่ไม่สามารถใช้ประโยชน์จากวงจรได้ 100% บ่อยครั้งที่ความยากลำบากในการวางเส้นทางการเชื่อมต่อทำให้ต้องย้ายไปใช้อุปกรณ์แบบ array ที่ใหญ่กว่า ซึ่งส่งผลให้ราคาชิ้นส่วนเพิ่มขึ้น ความยากลำบากเหล่านี้มักเป็นผลมาจาก ซอฟต์แวร์ EDAที่ใช้ในการพัฒนาการเชื่อมต่อ

การออกแบบวงจรเกตอาร์เรย์แบบบริสุทธิ์ที่ใช้ตรรกะเพียงอย่างเดียวแทบจะไม่ถูกนำมาใช้โดยนักออกแบบวงจรในปัจจุบันแล้ว เนื่องจากถูกแทนที่ด้วย อุปกรณ์ ที่สามารถตั้งโปรแกรมได้ เกือบทั้งหมด อุปกรณ์ที่โดดเด่นที่สุดในกลุ่มนี้คือ FPGA ( Field-Programmable Gate Array ) ซึ่งผู้ใช้สามารถตั้งโปรแกรมได้เอง จึงช่วยลดค่าใช้จ่ายในการผลิตเครื่องมือ ลดงานวิศวกรรมที่เกิดขึ้นซ้ำๆ ต้นทุนชิ้นส่วนเพิ่มขึ้นเพียงเล็กน้อย และมีประสิทธิภาพเทียบเท่ากัน

ปัจจุบัน วงจรเกตอาร์เรย์กำลังพัฒนาไปสู่​​ASIC ที่มีโครงสร้างซึ่งประกอบด้วยแกน IP ขนาดใหญ่ เช่น CPU หน่วยประมวลผลสัญญาณดิจิทัล อุปกรณ์ต่อพ่วง อินเทอร์เฟซมาตรฐาน หน่วยความจำแบบรวม SRAMและบล็อกตรรกะที่ปรับเปลี่ยนได้และยังไม่ได้กำหนดฟังก์ชันการเปลี่ยนแปลงนี้ส่วนใหญ่เกิดจากอุปกรณ์ ASIC สามารถรวมฟังก์ชันการทำงานของระบบ ขนาดใหญ่ได้ และระบบบนชิป (SoC) ต้องการตรรกะเชื่อมต่อระบบย่อยการสื่อสาร (เช่นเครือข่ายบนชิป ) อุปกรณ์ ต่อพ่วงและส่วนประกอบอื่นๆ มากกว่าแค่หน่วยการทำงานและการเชื่อมต่อพื้นฐาน

ในการใช้งานจริงในวงการ คำว่า "gate array" และ "semi-custom" มีความหมายเหมือนกันเมื่อกล่าวถึง ASIC โดย ทั่วไปแล้ว วิศวกรกระบวนการผลิตมักใช้คำว่า "semi-custom" มากกว่า ในขณะที่ "gate-array" มักใช้โดยนักออกแบบลอจิก (หรือระดับเกต) มากกว่า

ในทางตรงกันข้าม การออกแบบ ASIC แบบกำหนดเองเต็มรูปแบบจะกำหนดเลเยอร์โฟโตลิโทกราฟิกทั้งหมดของอุปกรณ์^{[ 7 ]}การออกแบบแบบกำหนดเองเต็มรูปแบบใช้สำหรับการออกแบบ ASIC และการออกแบบผลิตภัณฑ์มาตรฐาน

ข้อดีของการออกแบบตามสั่งอย่างเต็มรูปแบบ ได้แก่ การลดพื้นที่ (และด้วยเหตุนี้จึงลดต้นทุนส่วนประกอบที่เกิดขึ้นซ้ำ) การปรับปรุง ประสิทธิภาพและความสามารถในการรวม ส่วนประกอบ อนาล็อกและส่วนประกอบอื่นๆที่ออกแบบไว้ล่วงหน้าและได้รับการตรวจสอบอย่างสมบูรณ์แล้ว เช่น แกนประมวลผล ไมโครโปรเซสเซอร์ซึ่ง ประกอบกันเป็นระบบบนชิป

ข้อเสียของการออกแบบตามสั่งอย่างเต็มรูปแบบอาจรวมถึงเวลาในการผลิตและการออกแบบที่เพิ่มขึ้น ต้นทุนด้านวิศวกรรมที่ไม่เกิดขึ้นซ้ำที่เพิ่มขึ้น ความซับซ้อนที่มากขึ้นใน ระบบ การออกแบบโดยใช้คอมพิวเตอร์ช่วย (CAD) และ ระบบ การออกแบบอัตโนมัติทางอิเล็กทรอนิกส์และความต้องการทักษะที่สูงขึ้นมากจากทีมออกแบบ

อย่างไรก็ตาม สำหรับการออกแบบดิจิทัลเพียงอย่างเดียว ไลบรารีเซลล์ "มาตรฐาน" ร่วมกับระบบ CAD สมัยใหม่ สามารถให้ประโยชน์ด้านประสิทธิภาพ/ต้นทุนอย่างมากโดยมีความเสี่ยงต่ำ เครื่องมือจัดวางอัตโนมัติใช้งานง่ายและรวดเร็ว และยังเปิดโอกาสให้สามารถ "ปรับแต่งด้วยตนเอง" หรือเพิ่มประสิทธิภาพในส่วนที่จำกัดประสิทธิภาพของการออกแบบได้อีกด้วย

นี่คือการออกแบบโดยใช้เกตตรรกะพื้นฐาน วงจร หรือเค้าโครงพิเศษสำหรับการออกแบบนั้นๆ

การออกแบบ ASIC แบบมีโครงสร้าง (หรือเรียกอีกอย่างว่า " การออกแบบ ASIC แบบแพลตฟอร์ม ") เป็นเทรนด์ที่ค่อนข้างใหม่ในอุตสาหกรรมเซมิคอนดักเตอร์ ส่งผลให้คำจำกัดความมีความหลากหลาย อย่างไรก็ตาม หลักการพื้นฐานของ ASIC แบบมีโครงสร้างคือการลดทั้งเวลาในการผลิตและเวลาในการออกแบบเมื่อเทียบกับ ASIC แบบเซลล์ เนื่องจากมีการกำหนดชั้นโลหะไว้ล่วงหน้า (จึงลดเวลาในการผลิต) และมีการตรวจสอบคุณสมบัติของสิ่งที่อยู่บนซิลิคอนไว้ล่วงหน้า (จึงลดเวลาในการออกแบบ)

คำจำกัดความจาก Foundations of Embedded Systems ระบุว่า: ^{[ 10 ]}

ในการออกแบบ "ASIC แบบมีโครงสร้าง" (Structured ASIC) ชั้นมาสก์ลอจิกของอุปกรณ์จะถูกกำหนดไว้ล่วงหน้าโดยผู้ผลิต ASIC (หรือในบางกรณีโดยบุคคลที่สาม) การสร้างความแตกต่างและการปรับแต่งการออกแบบทำได้โดยการสร้างชั้นโลหะแบบกำหนดเองที่สร้างการเชื่อมต่อแบบกำหนดเองระหว่างองค์ประกอบลอจิกชั้นล่างที่กำหนดไว้ล่วงหน้า เทคโนโลยี "ASIC แบบมีโครงสร้าง" ถูกมองว่าเป็นการเชื่อมช่องว่างระหว่างอาร์เรย์เกตที่ตั้งโปรแกรมได้ (Field-Programmable Gate Arrays) และการออกแบบ ASIC แบบ "เซลล์มาตรฐาน" (Standard-Cell) เนื่องจากมีเพียงชั้นชิปจำนวนเล็กน้อยเท่านั้นที่ต้องผลิตขึ้นเอง การออกแบบ "ASIC แบบมีโครงสร้าง" จึงมีค่าใช้จ่ายที่ไม่เกิดขึ้นซ้ำ (NRE) น้อยกว่าชิปแบบ "เซลล์มาตรฐาน" หรือ "แบบกำหนดเองเต็มรูปแบบ" ซึ่งต้องผลิตชุดมาสก์ทั้งหมดสำหรับทุกการออกแบบ

โดยพื้นฐานแล้วนี่คือคำจำกัดความเดียวกับเกตอาร์เรย์ สิ่งที่ทำให้ ASIC แบบโครงสร้างแตกต่างจากเกตอาร์เรย์คือ ในเกตอาร์เรย์ ชั้นโลหะที่กำหนดไว้ล่วงหน้าช่วยให้กระบวนการผลิตรวดเร็วยิ่งขึ้น ในขณะที่ใน ASIC แบบโครงสร้าง การใช้ชั้นโลหะที่กำหนดไว้ล่วงหน้ามีจุดประสงค์หลักเพื่อลดต้นทุนของชุดมาสก์ รวมถึงทำให้ระยะเวลาในการออกแบบสั้นลงอย่างมาก

ตัวอย่างเช่น ในการออกแบบแบบใช้เซลล์หรือแบบเกตอาร์เรย์ ผู้ใช้มักจะต้องออกแบบโครงสร้างพลังงาน สัญญาณนาฬิกา และการทดสอบด้วยตนเอง ในทางตรงกันข้าม โครงสร้างเหล่านี้จะถูกกำหนดไว้ล่วงหน้าใน ASIC แบบโครงสร้างส่วนใหญ่ ดังนั้นจึงสามารถประหยัดเวลาและค่าใช้จ่ายสำหรับผู้ออกแบบเมื่อเทียบกับการออกแบบแบบเกตอาร์เรย์ ในทำนองเดียวกัน เครื่องมือออกแบบที่ใช้สำหรับ ASIC แบบโครงสร้างอาจมีต้นทุนต่ำกว่าและใช้งานง่ายกว่า (เร็วกว่า) เครื่องมือแบบใช้เซลล์ เนื่องจากไม่จำเป็นต้องทำงานทุกอย่างที่เครื่องมือแบบใช้เซลล์ทำ ในบางกรณี ผู้ผลิต ASIC แบบโครงสร้างอาจกำหนดให้ใช้เครื่องมือที่กำหนดเองสำหรับอุปกรณ์ของตน (เช่น การสังเคราะห์ทางกายภาพแบบกำหนดเอง) ซึ่งจะช่วยให้สามารถนำการออกแบบเข้าสู่กระบวนการผลิตได้เร็วขึ้นด้วย

โดยปกติแล้ว ไลบรารีเซลล์ของฟังก์ชันพื้นฐานเชิงตรรกะจะถูกจัดหาโดยผู้ผลิตอุปกรณ์เป็นส่วนหนึ่งของบริการ แม้ว่าจะไม่มีค่าใช้จ่ายเพิ่มเติม แต่การเผยแพร่จะอยู่ภายใต้ข้อตกลงการไม่เปิดเผยข้อมูล (NDA) และผู้ผลิตจะถือว่าเป็นทรัพย์สินทางปัญญา โดยทั่วไปแล้ว การออกแบบทางกายภาพของฟังก์ชันเหล่านี้จะถูกกำหนดไว้ล่วงหน้า ดังนั้นจึงอาจเรียกได้ว่าเป็น "มาโครแบบแข็ง" (hard macros)

สิ่งที่วิศวกรส่วนใหญ่เข้าใจว่าเป็น " ทรัพย์สินทางปัญญา " คือIP coreซึ่งเป็นการออกแบบที่ซื้อมาจากบุคคลที่สามในฐานะส่วนประกอบย่อยของ ASIC ขนาดใหญ่กว่า โดยอาจอยู่ในรูปของภาษาอธิบายฮาร์ดแวร์ (มักเรียกว่า "soft macro") หรือเป็นการออกแบบที่มีการกำหนดเส้นทางอย่างสมบูรณ์ซึ่งสามารถพิมพ์ลงบนหน้ากากของ ASIC ได้โดยตรง (มักเรียกว่า "hard macro") ^{[ 7 ]}ปัจจุบันองค์กรหลายแห่งจำหน่ายคอร์ที่ออกแบบไว้ล่วงหน้าดังกล่าว เช่น CPU, Ethernet, USB หรืออินเทอร์เฟซโทรศัพท์ และองค์กรขนาดใหญ่อาจมีแผนกหรือฝ่ายทั้งหมดเพื่อผลิตคอร์สำหรับส่วนที่เหลือขององค์กร บริษัทARM จำหน่าย เฉพาะ IP core เท่านั้น ทำให้เป็นผู้ผลิตแบบไม่มีโรงงานผลิต

อันที่จริง ฟังก์ชันการทำงานที่หลากหลายที่มีอยู่ในดีไซน์ ASIC แบบมีโครงสร้างในปัจจุบัน เป็นผลมาจากการพัฒนาอย่างก้าวกระโดดในด้านอิเล็กทรอนิกส์ในช่วงปลายทศวรรษ 1990 และต้นทศวรรษ 2000 เนื่องจากแต่ละคอร์ต้องใช้เวลาและการลงทุนจำนวนมากในการสร้าง การนำกลับมาใช้ใหม่และการพัฒนาต่อยอดจึงช่วยลดระยะเวลาในการผลิตสินค้าได้อย่างมากและสร้างผลิตภัณฑ์ที่ดีขึ้น นอกจากนี้ องค์กร ฮาร์ดแวร์โอเพนซอร์สเช่นOpenCoresกำลังรวบรวม IP core ฟรี ซึ่งเป็นไปในทิศทางเดียวกับ การเคลื่อนไหว ของซอฟต์แวร์โอเพนซอร์สในการออกแบบฮาร์ดแวร์

มาโครแบบอ่อนมักไม่ขึ้นอยู่กับกระบวนการผลิต (กล่าวคือ สามารถผลิตได้ด้วยกระบวนการผลิตที่หลากหลายและจากผู้ผลิตหลายราย) ในขณะที่มาโครแบบแข็งนั้นถูกจำกัดด้วยกระบวนการผลิต และโดยปกติแล้วจะต้องลงทุนด้านการออกแบบเพิ่มเติมเพื่อปรับเปลี่ยน (พอร์ต) ไปยังกระบวนการผลิตหรือผู้ผลิตอื่น

ผู้ผลิตและบริษัทออกแบบ IC บางแห่งเสนอบริการเวเฟอร์แบบหลายโครงการ (MPW) เป็นวิธีการสร้างต้นแบบต้นทุนต่ำ^{[ 11 ]} MPW เหล่านี้ซึ่งมักเรียกว่า shuttles ประกอบด้วยการออกแบบหลายแบบ ดำเนินการตามช่วงเวลาที่กำหนดไว้เป็นประจำในลักษณะ "ตัดแล้วไป" โดยปกติแล้วผู้ผลิตจะมีภาระความรับผิดชอบจำกัด สัญญาดังกล่าวรวมถึงการส่งมอบไดเปล่าหรือการประกอบและบรรจุภัณฑ์ของอุปกรณ์จำนวนหนึ่ง บริการนี้มักรวมถึงการจัดหาฐานข้อมูลการออกแบบทางกายภาพ (เช่น ข้อมูลการปิดบังหรือเทปสร้างรูปแบบ (PG)) ผู้ผลิตมักถูกเรียกว่า "โรงหล่อซิลิคอน" เนื่องจากมีส่วนร่วมในกระบวนการน้อย

ผลิตภัณฑ์มาตรฐานเฉพาะแอปพลิเคชัน ( ASSP )คือวงจรรวม ที่ใช้ ฟังก์ชันเฉพาะที่ดึงดูดตลาดในวงกว้าง ซึ่งแตกต่างจาก ASIC ที่รวมฟังก์ชันต่างๆ เข้าด้วยกันและได้รับการออกแบบโดยหรือเพื่อลูกค้า รายเดียว ASSP มีจำหน่ายเป็นส่วนประกอบสำเร็จรูป ASSP ถูกนำไปใช้ในอุตสาหกรรมทุกประเภท ตั้งแต่ยานยนต์ไปจนถึงการสื่อสาร^{[ 12 ]}

ตัวอย่างเช่น ไอซีสองตัวที่อาจจัดหรืออาจไม่จัดเป็น ASIC ก็ได้ คือ ชิปควบคุมสำหรับพีซี และชิปสำหรับโมเด็มตัวอย่างทั้งสองนี้มีความเฉพาะเจาะจงกับแอปพลิเคชันหนึ่ง (ซึ่งเป็นลักษณะทั่วไปของ ASIC) แต่ถูกจำหน่ายให้กับผู้จำหน่ายระบบต่างๆ มากมาย (ซึ่งเป็นลักษณะทั่วไปของชิ้นส่วนมาตรฐาน) ASIC เช่นนี้บางครั้งเรียกว่า ผลิตภัณฑ์มาตรฐานเฉพาะแอปพลิเคชัน (ASSP)

ตัวอย่างของ ASSP ได้แก่ ชิปเข้ารหัส/ถอดรหัส ชิปควบคุมอินเทอร์เฟซเครือข่ายอีเธอร์เน็ต และชิปควบคุมหน่วยความจำแฟลช^{[ 13 ]}

• แอนโทนี คาตาลโด (26 มีนาคม 2545). "Xilinx มุ่งหาทางอำนวยความสะดวกในการผลิต FPGA แบบกำหนดเอง" . EE Times . CMP Media, LLC. เก็บถาวรจากต้นฉบับเมื่อวันที่ 29 กันยายน 2550 . สืบค้นเมื่อ14 ธันวาคม 2549 .
• "Xilinx เปิดตัว FPGA EasyPath รุ่นใหม่ ราคาต่ำกว่า ASIC แบบมีโครงสร้าง" EDP Weekly's IT Monitorสำนักพิมพ์ Millin Publishing, Inc. 18 ตุลาคม 2547

• สื่อที่เกี่ยวข้องกับวงจรรวมเฉพาะงาน (Application-specific integrated circuits)ในวิกิมีเดียคอมมอนส์