หน่วยความจำแบนด์วิดท์สูง ( HBM ) เป็น อินเทอร์เฟซ หน่วยความจำคอมพิวเตอร์สำหรับหน่วยความจำเข้าถึงแบบสุ่มไดนามิกแบบซิงโครนัสแบบเรียงซ้อน 3 มิติ (SDRAM) ซึ่งพัฒนาขึ้นครั้งแรกโดยSamsung , AMDและSK Hynix มักใช้ร่วมกับตัวเร่งกราฟิกที่เน้นประสิทธิภาพอุปกรณ์เครือข่ายFPGAและASICบางCPUใช้ HBM เป็นแคชหรือ RAM บนแพ็คเกจ^{[ 1 ]}เช่นNEC SX-Aurora TSUBASAและFujitsu A64FX [ ^{2 ] ชิป}หน่วยความจำ HBM ตัวแรกผลิตโดย SK Hynix ในปี 2013 ^{[ 3 ]}และอุปกรณ์แรกที่จัดส่งพร้อม HBM คือ GPU AMD Fijiในปี 2015 ^{[ 4 ] [ 5 ]}

HBM ได้รับการยอมรับจากJEDECให้เป็นมาตรฐานอุตสาหกรรมในเดือนตุลาคม พ.ศ. 2556 ^{[ 6 ]} HBM2 ซึ่ง เป็นรุ่นที่สองได้รับการยอมรับจาก JEDEC ในเดือนมกราคม พ.ศ. 2559 ^{[ 7 ]} JEDEC ประกาศ มาตรฐาน HBM3 อย่างเป็นทางการ ในวันที่ 27 มกราคม พ.ศ. 2565 ^{[ 8 ]}และ มาตรฐาน HBM4ในเดือนเมษายน พ.ศ. 2568 ^{[ 9 ] [ 10 ]}

ในปี 2025 ผู้ผลิต HBM รายใหญ่ที่สุดของโลก ได้แก่SK Hynix , Samsung ElectronicsและMicron Technology

TSMCผลิตแม่พิมพ์พื้นฐาน^{[ 11 ]}สำหรับ HBM และมีแผนจะเป็นโรงหล่อสำหรับบริษัท HBM หลายแห่งในปี 2026 ^{[ 12 ]}

HBM มีความต้องการเพิ่มขึ้นอย่างไม่เคยปรากฏมาก่อน และโดยทั่วไปแล้ว ราคา DRAM (DDR4, DDR และหน่วยความจำแฟลช /NAND) ในช่วงต้นปี 2026 "มีการเพิ่มขึ้นแบบทวีคูณ บางส่วนเกิน 200% นับตั้งแต่ต้นปี 2025 .. [เนื่องจาก] ความต้องการที่ไม่เคยมีมาก่อนจากภาค AI .. HBM กำลังเบียดบังกำลังการผลิต DRAM ทั่วไปMicronระบุอัตราส่วนการแปลง 3 ต่อ 1 ระหว่างความจุเวเฟอร์ HBM และ DDR5 ซึ่งหมายความว่าการเพิ่มกำลังการผลิต HBM แต่ละครั้งจะบีบอัดอุปทานหน่วยความจำอเนกประสงค์โดยตรง" ^{[ 13 ]}

HBM มีแบนด์วิดท์ สูง กว่าDDR4หรือGDDR5ในขณะที่ใช้พลังงานน้อยกว่า และมีขนาดเล็กกว่ามาก^{[ 14 ]}ซึ่งทำได้โดยการวางซ้อน ชิป DRAM ได้มากถึง 32 ชิปและชิปฐานเสริมซึ่งอาจรวมถึงวงจรบัฟเฟอร์และตรรกะการทดสอบ^{[ 15 ]}โดยทั่วไปแล้ว ชิปที่ซ้อนกันจะเชื่อมต่อกับตัวควบคุมหน่วยความจำบนGPUหรือCPUผ่านทางซับสเตรต เช่น ซิลิคอนอินเตอร์โพเซอร์ [ ^{16 ] [ 17 ] หรือ}อีกทางหนึ่ง ชิปหน่วยความจำอาจวางซ้อนโดยตรงบนชิป CPU หรือ GPU ภายในชิปที่ซ้อนกัน ชิปจะเชื่อมต่อกันในแนวตั้งโดยใช้vias ผ่านซิลิคอน (TSVs) และไมโครบั้มพ์เทคโนโลยี HBM มีหลักการคล้ายคลึงกัน แต่ไม่เข้ากันกับ อินเทอร์เฟซ Hybrid Memory Cube (HMC) ที่พัฒนาโดยMicron Technology ^{[ 18 ]}

บัสหน่วยความจำ HBM มีความกว้างมากเมื่อเทียบกับหน่วยความจำ DRAM อื่นๆ เช่น DDR4 หรือ GDDR5 HBM1 สแต็กที่มีได DRAM สี่ตัว (4-Hi) มีช่อง 128 บิตสองช่องต่อได รวมเป็น 8 ช่อง และมีความกว้างทั้งหมด 1024 บิต ดังนั้น การ์ดกราฟิก/GPU ที่มี HBM สแต็ก 4-Hi สี่ชุดจะมีบัสหน่วยความจำที่มีความกว้าง 4096 บิต เมื่อเปรียบเทียบกันแล้ว ความกว้างของบัสหน่วยความจำ GDDR คือ 32 บิต โดยมี 16 ช่องสำหรับการ์ดกราฟิกที่มีอินเทอร์เฟซหน่วยความจำ 512 บิต^{[ 19 ]} HBM1 รองรับได้สูงสุด 4 GB ต่อแพ็คเกจ

จำนวนการเชื่อมต่อกับหน่วยความจำที่มากขึ้นเมื่อเทียบกับ DDR4 หรือ GDDR5 จำเป็นต้องใช้วิธีใหม่ในการเชื่อมต่อหน่วยความจำ HBM กับ GPU (หรือโปรเซสเซอร์อื่น) ^{[ 20 ]}ทั้ง AMD และ Nvidia ต่างก็ใช้ชิปซิลิคอนที่สร้างขึ้นโดยเฉพาะ เรียกว่าอินเตอร์โพเซอร์เพื่อเชื่อมต่อหน่วยความจำและ GPU อินเตอร์โพเซอร์นี้มีข้อดีเพิ่มเติมคือทำให้หน่วยความจำและโปรเซสเซอร์อยู่ใกล้กันทางกายภาพ ซึ่งช่วยลดเส้นทางของหน่วยความจำ อย่างไรก็ตาม เนื่องจากการผลิตอุปกรณ์เซมิคอนดักเตอร์มีราคาแพงกว่า การผลิต แผงวงจรพิมพ์ อย่างมาก จึงทำให้ต้นทุนของผลิตภัณฑ์ขั้นสุดท้ายเพิ่มขึ้น

• 
  ชิป HBM DRAM
• 
  ชิปควบคุม HBM
• 
  หน่วยความจำ HBM บนแพ็คเกจ GPU ของการ์ดกราฟิก AMD Radeon R9 Nano

HBM DRAM เชื่อมต่ออย่างแน่นหนากับชิปประมวลผลหลักด้วยอินเทอร์เฟซแบบกระจาย อินเทอร์เฟซนี้แบ่งออกเป็นช่องสัญญาณอิสระ ช่องสัญญาณเหล่านี้เป็นอิสระจากกันโดยสมบูรณ์และไม่จำเป็นต้องซิงโครนัสกัน HBM DRAM ใช้สถาปัตยกรรมอินเทอร์เฟซแบบกว้างเพื่อให้ได้การทำงานที่ความเร็วสูงและใช้พลังงานต่ำ HBM1 DRAM ใช้ สัญญาณนาฬิกา แบบดิฟเฟอเรนเชียล 500 MHz CK_t / CK_c (โดยคำต่อท้าย "_t" หมายถึงส่วนประกอบ "จริง" หรือ "บวก" ของคู่ดิฟเฟอเรนเชียล และ "_c" หมายถึงส่วนประกอบ "เสริม") คำสั่งจะถูกลงทะเบียนที่ขอบขาขึ้นของ CK_t และ CK_c อินเทอร์เฟซแต่ละช่องสัญญาณรักษาบัสข้อมูล 128 บิตที่ทำงานที่อัตราข้อมูลสองเท่า (DDR) นี้ HBM1 รองรับอัตราการถ่ายโอน 1  GT/sต่อพิน (ถ่ายโอน 1 บิต) ทำให้ได้แบนด์วิดท์ของแพ็คเกจโดยรวม 128 GB/s ^{[ 21 ]}

หน่วยความจำแบนด์วิดท์สูงรุ่นที่สอง HBM2 ยังระบุไดได้มากถึงแปดตัวต่อสแต็กและอัตราการถ่ายโอนพินเพิ่มขึ้นเป็นสองเท่าถึง 2  GT/sโดยยังคงการเข้าถึงที่กว้าง 1024 บิต HBM2 สามารถเข้าถึงแบนด์วิดท์หน่วยความจำ 256 GB/s ต่อแพ็คเกจได้ ข้อกำหนดของ HBM2 อนุญาตให้มีหน่วยความจำสูงสุด 8 GB ต่อแพ็คเกจ คาดว่า HBM2 จะมีประโยชน์อย่างยิ่งสำหรับแอปพลิเคชันสำหรับผู้บริโภคที่ต้องการประสิทธิภาพสูง เช่น ความเป็น จริงเสมือน^{[ 22 ]}

เมื่อวันที่ 19 มกราคม 2559 ซัมซุงประกาศการผลิต HBM2 จำนวนมากในระยะเริ่มต้น โดยมีความจุสูงสุด 8 GB ต่อสแต็ก^{[ 23 ] [ 24 ]} SK Hynix ยังประกาศวางจำหน่ายสแต็กขนาด 4 GB ในเดือนสิงหาคม 2559 อีกด้วย^{[ 25 ]}

• 
  ชิป HBM2 DRAM
• 
  ชิปควบคุม HBM2
• 
  ตัวเชื่อมต่อ HBM2 ของ GPU Radeon RX Vega 64ที่ถอดชิป HBM ออกแล้ว แต่ GPU ยังคงอยู่ในตำแหน่งเดิม

ในช่วงปลายปี 2018 JEDEC ได้ประกาศการอัปเดตข้อกำหนด HBM2 ซึ่งให้แบนด์วิดท์และความจุที่เพิ่มขึ้น^{[ 26 ]}ในขณะนั้น ข้อกำหนดอย่างเป็นทางการรองรับความเร็วสูงสุดถึง 307 GB/s ต่อสแต็ก (อัตราข้อมูลที่มีประสิทธิภาพ 2.5 Tbit/s) แม้ว่าผลิตภัณฑ์ที่ทำงานด้วยความเร็วนี้จะมีวางจำหน่ายอยู่แล้วก็ตาม นอกจากนี้ การอัปเดตยังเพิ่มการรองรับสแต็ก 12-Hi (12 ได) ทำให้สามารถรองรับความจุได้สูงสุดถึง 24 GB ต่อสแต็ก

เมื่อวันที่ 20 มีนาคม พ.ศ. 2562 ซัมซุงได้ประกาศเปิดตัว Flashbolt HBM2E ซึ่งมีไดแปดตัวต่อสแต็ก อัตราการถ่ายโอนข้อมูล 3.2  GT/sให้ความจุรวม 16 GB และ 410 GB/s ต่อสแต็ก^{[ 27 ]}

เมื่อ วันที่ 12 สิงหาคม 2562 SK Hynixได้ประกาศ HBM2E ซึ่งมีไดแปดตัวต่อสแต็ก อัตราการถ่ายโอน 3.6  GT/sให้ความจุรวม 16 GB และ 460 GB/s ต่อสแต็ก^{[ 28 ] [ 29 ]}เมื่อวันที่ 2 กรกฎาคม 2563 SK Hynix ได้ประกาศว่าการผลิตจำนวนมากได้เริ่มต้นขึ้นแล้ว^{[ 30 ]}

ในเดือนตุลาคม พ.ศ. 2562 ซัมซุงได้ประกาศ HBM2E แบบ 12 ชั้น^{[ 31 ]}

ในช่วงปลายปี 2020 ไมครอนได้เปิดเผยว่ามาตรฐาน HBM2E จะได้รับการอัปเดต และพร้อมกันนั้นก็ได้เปิดตัวมาตรฐานใหม่ที่เรียกว่า HBMnext (ต่อมาเปลี่ยนชื่อเป็น HBM3) ซึ่งนับเป็นการก้าวกระโดดครั้งใหญ่จาก HBM2 และจะมาแทนที่ HBM2E หน่วยความจำVRAM รุ่นใหม่นี้ จะวางจำหน่ายในไตรมาสที่ 4 ของปี 2022 และน่าจะนำสถาปัตยกรรมใหม่มาใช้ตามชื่อที่บ่งบอก

แม้ว่าสถาปัตยกรรมอาจได้รับการปรับปรุงใหม่ แต่ข้อมูลที่รั่วไหลชี้ให้เห็นถึงประสิทธิภาพที่คล้ายคลึงกับมาตรฐาน HBM2E ที่ได้รับการอัปเดต แรมชนิดนี้มีแนวโน้มที่จะถูกใช้ในGPU สำหรับศูนย์ ข้อมูลเป็นส่วนใหญ่ ^{[ 32 ] [ 33 ] [ 34 ] [ 35 ]}

ในช่วงกลางปี ​​2021 SK Hynixได้เปิดเผยข้อมูลจำเพาะบางประการของมาตรฐาน HBM3 โดยมีความเร็ว I/O 5.2 Gbit/s และแบนด์วิดท์ 665 GB/s ต่อแพ็คเกจ รวมถึงโซลูชัน 2.5D และ 3D สูงสุด 16 ชั้น^{[ 36 ] [ 37 ]}

เมื่อวันที่ 20 ตุลาคม 2021 ก่อนที่มาตรฐาน JEDEC สำหรับ HBM3 จะได้รับการสรุปอย่างเป็นทางการ SK Hynix เป็นผู้ผลิตหน่วยความจำรายแรกที่ประกาศว่าได้พัฒนาอุปกรณ์หน่วยความจำ HBM3 เสร็จสมบูรณ์แล้ว ตามข้อมูลของ SK Hynix หน่วยความจำดังกล่าวจะมีอัตราการถ่ายโอนข้อมูลสูงถึง 6.4 Gbit/s/pin ซึ่งเป็นสองเท่าของอัตราการถ่ายโอนข้อมูลของ HBM2E ตามมาตรฐาน JEDEC ซึ่งมีอัตราสูงสุดอยู่ที่ 3.2 Gbit/s/pin หรือเร็วกว่า HBM2E ของ SK Hynix เองที่ 3.6 Gbit/s/pin ถึง 78% อุปกรณ์ดังกล่าวรองรับอัตราการถ่ายโอนข้อมูลที่ 6.4 Gbit/s ดังนั้น HBM3 สแต็กเดียวอาจให้แบนด์วิดท์ได้สูงถึง 819 GB/s ความกว้างของบัสพื้นฐานสำหรับ HBM3 ยังคงไม่เปลี่ยนแปลง โดยหน่วยความจำสแต็กเดียวมีความกว้าง 1024 บิต SK Hynix จะนำเสนอหน่วยความจำนี้ในสองความจุ ได้แก่ 16 GB และ 24 GB ซึ่งสอดคล้องกับสแต็ก 8-Hi และ 12-Hi ตามลำดับ สแต็กประกอบด้วย DRAM ขนาด 16 Gb จำนวน 8 หรือ 12 ตัว ซึ่งแต่ละตัวมีความหนา 30 μm และเชื่อมต่อกันโดยใช้ Through Silicon Vias (TSVs) ^{[ 38 ] [ 39 ] [ 40 ]}

ตามที่ Ryan Smith จากAnandTech กล่าวไว้ หน่วยความจำ HBM3 รุ่นแรกของ SK Hynix มีความหนาแน่นเท่ากับหน่วยความจำ HBM2E รุ่นล่าสุด ซึ่งหมายความว่าผู้ผลิตอุปกรณ์ที่ต้องการเพิ่มความจุหน่วยความจำทั้งหมดสำหรับชิ้นส่วนรุ่นต่อไปจะต้องใช้หน่วยความจำที่มี 12 ได/เลเยอร์ เพิ่มขึ้นจากสแต็ก 8 เลเยอร์ที่พวกเขาใช้กันโดยทั่วไปจนถึงตอนนั้น^{[ 38 ]} ตามที่ Anton Shilov จากTom's Hardwareกล่าวไว้ GPU หรือ FPGA สำหรับการประมวลผลประสิทธิภาพสูงมักใช้สแต็ก HBM สี่หรือหกสแต็ก ดังนั้นด้วยสแต็ก HBM3 24 GB ของ SK Hynix พวกเขาจะได้รับแบนด์วิดท์หน่วยความจำ 3.2 TB/s หรือ 4.9 TB/s ตามลำดับ เขายังตั้งข้อสังเกตอีกว่าชิป HBM3 ของ SK Hynix เป็นรูปสี่เหลี่ยมจัตุรัส ไม่ใช่สี่เหลี่ยมผืนผ้าเหมือนชิป HBM2 และ HBM2E ^{[ 39 ]}ตามที่คริส เมลเลอร์ จากThe Registerกล่าวไว้ว่า เนื่องจาก JEDEC ยังไม่ได้พัฒนามาตรฐาน HBM3 อาจหมายความว่า SK Hynix จะต้องปรับปรุงการออกแบบของตนให้เข้ากับมาตรฐานที่เร็วกว่าในอนาคต^{[ 40 ]}

JEDEC ประกาศมาตรฐาน HBM3 อย่างเป็นทางการเมื่อวันที่ 27 มกราคม 2022 ^{[ 8 ]}จำนวนช่องหน่วยความจำเพิ่มขึ้นเป็นสองเท่าจาก 8 ช่องขนาด 128 บิตใน HBM2e เป็น 16 ช่องขนาด 64 บิตใน HBM3 ดังนั้นจำนวนพินข้อมูลทั้งหมดของอินเทอร์เฟซจึงยังคงอยู่ที่ 1024 ^{[ 41 ]}

ในเดือนมิถุนายน 2022 SK Hynix ประกาศว่าได้เริ่มการผลิตหน่วยความจำ HBM3 รุ่นแรกในอุตสาหกรรมจำนวนมากเพื่อใช้กับ GPU H100 ของ Nvidia ซึ่งคาดว่าจะจัดส่งในไตรมาสที่ 3 ของปี 2022 หน่วยความจำนี้จะให้แบนด์วิดท์หน่วยความจำแก่ H100 ได้ "สูงสุด 819 GB/s" ^{[ 42 ]}

ในเดือนสิงหาคม พ.ศ. 2565 Nvidia ได้ประกาศว่า GPU "Hopper" H100 จะมาพร้อมกับไซต์ HBM3 ที่ใช้งานอยู่ห้าไซต์ (จากทั้งหมดหกไซต์บนบอร์ด) ซึ่งให้ RAM 80 GB และแบนด์วิดท์หน่วยความจำ 3 TB/s (16 GB และ 600 GB/s ต่อไซต์) ^{[ 43 ]}

เมื่อวันที่ 30 พฤษภาคม 2023 SK Hynix ได้เปิดตัวหน่วยความจำ HBM3E ที่มีความเร็วในการประมวลผลข้อมูล 8 Gbit/s/pin (เร็วกว่า HBM3 ถึง 25%) ซึ่งจะเริ่มผลิตในช่วงครึ่งแรกของปี 2024 ^{[ 44 ]}ด้วยความเร็ว 8 GT/s และบัส 1024 บิต ทำให้แบนด์วิดท์ต่อสแต็กเพิ่มขึ้นจาก 819.2 GB/s ใน HBM3 เป็น 1 TB/s

เมื่อวันที่ 26 กรกฎาคม 2566 Micron ได้ประกาศเปิดตัวหน่วยความจำ HBM3E ที่มีความเร็วในการประมวลผลข้อมูล 9.6 Gbit/s/pin (เร็วกว่า HBM3 ถึง 50%) ^{[ 45 ]}หน่วยความจำ Micron HBM3E เป็น HBM ประสิทธิภาพสูงที่ใช้เทคโนโลยีการผลิต 1β DRAM และบรรจุภัณฑ์ขั้นสูงเพื่อให้ได้ประสิทธิภาพ ความจุ และประสิทธิภาพการใช้พลังงานสูงสุดในอุตสาหกรรม สามารถจัดเก็บข้อมูลได้ 24 GB ต่อลูกบาศก์ 8 ชั้น และอนุญาตให้ถ่ายโอนข้อมูลได้ที่ความเร็ว 1.2 TB/s และจะมีลูกบาศก์ 12 ชั้นที่มีความจุ 36 GB ในปี 2567

ในเดือนสิงหาคม พ.ศ. 2566 Nvidia ได้ประกาศเวอร์ชันใหม่ของชิปประมวลผล GH200 Grace Hopper ที่ใช้ HBM3e ขนาด 141 GB (144 GiB ทางกายภาพ) บนบัส 6144 บิต ซึ่งให้แบนด์วิดท์หน่วยความจำสูงกว่าเวอร์ชัน HBM3 ถึง 50% และมีความจุหน่วยความจำสูงกว่าถึง 75% ^{[ 46 ]}

ในเดือนพฤษภาคม พ.ศ. 2566 ซัมซุงได้ประกาศ HBM3P ที่มีความเร็วสูงสุดถึง 7.2 Gbit/s ซึ่งจะเริ่มผลิตในปี พ.ศ. 2567 ^{[ 47 ]}

เมื่อวันที่ 20 ตุลาคม พ.ศ. 2566 ซัมซุงได้ประกาศเปิดตัว HBM3E "Shinebolt" ที่มีหน่วยความจำความเร็วสูงสุดถึง 9.8 Gbit/s ^{[ 48 ]}

เมื่อวันที่ 26 กุมภาพันธ์ พ.ศ. 2567 ไมครอนได้ประกาศการผลิตหน่วยความจำ HBM3E ของไมครอนในปริมาณมาก^{[ 49 ]}

เมื่อวันที่ 18 มีนาคม พ.ศ. 2567 Nvidia ได้ประกาศเปิด ตัว GPU ซีรี่ส์ Blackwellที่ใช้หน่วยความจำ HBM3E ^{[ 50 ]}

เมื่อวันที่ 19 มีนาคม พ.ศ. 2567 SK Hynix ประกาศการผลิตหน่วยความจำ HBM3E ของ SK Hynix ในปริมาณมาก^{[ 51 ]}

ในเดือนกันยายน พ.ศ. 2567 SK Hynix ประกาศการผลิตหน่วยความจำ HBM3E แบบ 12 ชั้นจำนวนมาก^{[ 52 ]}และในเดือนพฤศจิกายน รุ่น 16 ชั้น^{[ 53 ]}

ในเดือนกุมภาพันธ์ พ.ศ. 2564 ซัมซุงได้ประกาศการพัฒนา HBM ที่มีการประมวลผลในหน่วยความจำ (PIM) หน่วยความจำใหม่นี้จะนำความสามารถในการประมวลผล AI เข้ามาไว้ภายในหน่วยความจำ เพื่อเพิ่มการประมวลผลข้อมูลขนาดใหญ่ เอ็นจิ้น AI ที่ปรับให้เหมาะสมกับ DRAM จะถูกวางไว้ภายในแต่ละธนาคารหน่วยความจำเพื่อเปิดใช้งานการประมวลผลแบบขนานและลดการเคลื่อนย้ายข้อมูลให้น้อยที่สุด ซัมซุงอ้างว่าสิ่งนี้จะให้ประสิทธิภาพของระบบเพิ่มขึ้นเป็นสองเท่าและลดการใช้พลังงานลงมากกว่า 70% โดยไม่จำเป็นต้องเปลี่ยนแปลงฮาร์ดแวร์หรือซอฟต์แวร์ใดๆ ในส่วนที่เหลือของระบบ^{[ 54 ]}

ในเดือนกรกฎาคม พ.ศ. 2567 JEDEC ได้ประกาศข้อกำหนดเบื้องต้นสำหรับ HBM4 ^{[ 55 ]}โดยลดอัตราการส่งข้อมูลต่อพินลงเหลือ 6.4 Gbit/s/pin (ระดับเดียวกับ HBM3) แต่เนื่องจากขณะนี้ใช้อินเทอร์เฟซ 2048 บิตต่อสแต็ก (เป็นสองเท่าของรุ่นก่อนหน้า) จึงยังคงมีอัตราการส่งข้อมูลต่อสแต็กที่สูงกว่า (1.6TB/s) ^{[ 56 ]} HBM3E นอกจากนี้ยังอนุญาตให้ใช้เลเยอร์ขนาด 4GB (ให้ความจุ 64GB ในการกำหนดค่า 16 เลเยอร์)

ในเดือนเมษายน พ.ศ. 2568 JEDEC ได้เผยแพร่ข้อกำหนด HBM4 อย่างเป็นทางการ^{[ 9 ]}โดยรองรับความเร็วในการถ่ายโอนข้อมูลสูงสุด 8 Gb/s ผ่านอินเทอร์เฟซ 2048 บิต ด้วยแบนด์วิดท์รวมสูงสุด 2 TB/s และความสูงของสแต็ก 4 ถึง 16 พร้อมความหนาแน่นของได DRAM 24Gb หรือ 32Gb ทำให้สามารถรองรับความจุได้สูงสุด 64GB HBM4 สามารถใช้งานร่วมกับคอนโทรลเลอร์ HBM3 ได้ Samsung, Micron และ SK hynix มีส่วนร่วมในมาตรฐานนี้^{[ 10 ]}

หน่วยความจำ แบบเรียงซ้อนไดได้รับการนำมาใช้ในเชิงพาณิชย์ครั้งแรกในอุตสาหกรรม หน่วยความจำ แฟลชToshibaเปิด ตัวชิปหน่วยความจำ แฟลช NANDที่มีไดเรียงซ้อน 8 ตัวในเดือนเมษายน พ.ศ. 2550 ^{[ 57 ]}ตามมาด้วยHynix Semiconductorที่แนะนำชิปหน่วยความจำแฟลช NAND ที่มีไดเรียงซ้อน 24 ตัวในเดือนกันยายน พ.ศ. 2550 ^{[ 58 ]}

หน่วยความจำเข้าถึงแบบสุ่ม (RAM) แบบเรียงซ้อน 3 มิติ โดยใช้ เทคโนโลยีThrough-Silicon Via (TSV) ได้รับการวางจำหน่ายเชิงพาณิชย์โดย Elpida Memoryซึ่งพัฒนา ชิป DRAM ขนาด 8 GB ตัวแรก (เรียงซ้อนด้วยไดDDR3 SDRAM สี่ตัว ) ในเดือนกันยายน พ.ศ. 2552 และวางจำหน่ายในเดือนมิถุนายน พ.ศ. 2554 ในปี พ.ศ. 2554 SK Hynixได้เปิดตัวหน่วยความจำ DDR3 ขนาด 16 GB ( คลาส 40 นาโนเมตร ) โดยใช้เทคโนโลยี TSV ^{[ 3 ]} Samsung Electronicsได้เปิดตัว DDR3 แบบเรียงซ้อน 3 มิติ ขนาด 32 GB ( คลาส 30 นาโนเมตร ) ที่ใช้ TSV ในเดือนกันยายน จากนั้น Samsung และMicron Technology ได้ประกาศเทคโนโลยี Hybrid Memory Cube (HMC) ที่ใช้ TSV ในเดือนตุลาคม^{[ 59 ]}     

JEDECได้เผยแพร่มาตรฐาน JESD229 สำหรับหน่วยความจำ Wide IO เป็นครั้งแรก^{[ 60 ]}ซึ่งเป็นรุ่นก่อนหน้าของ HBM ที่มีช่องสัญญาณ 128 บิตสี่ช่องพร้อมการกำหนดเวลาข้อมูลเดียว ในเดือนธันวาคม 2011 หลังจากการทำงานหลายปี มาตรฐาน HBM แรก JESD235 ตามมาในเดือนตุลาคม 2013

การพัฒนาหน่วยความจำแบนด์วิดท์สูง (High Bandwidth Memory) เริ่มขึ้นที่ AMD ในปี 2551 เพื่อแก้ปัญหาการใช้พลังงานและขนาดของหน่วยความจำคอมพิวเตอร์ที่เพิ่มขึ้นเรื่อยๆ ในช่วงหลายปีต่อมา AMD ได้พัฒนาขั้นตอนการแก้ปัญหาการซ้อนชิปด้วยทีมงานที่นำโดย Bryan Black ผู้เชี่ยวชาญอาวุโสของ AMD ^{[ 61 ]}เพื่อช่วยให้ AMD บรรลุวิสัยทัศน์ของ HBM พวกเขาได้ร่วมมือกับพันธมิตรจากอุตสาหกรรมหน่วยความจำ โดยเฉพาะบริษัทSK Hynixของ เกาหลี ^{[ 61 ]}ซึ่งมีประสบการณ์มาก่อนกับหน่วยความจำแบบซ้อน 3 มิติ^{[ 3 ] [ 58 ]}รวมถึงพันธมิตรจาก อุตสาหกรรม ตัวเชื่อมต่อ (บริษัทUMC ของไต้หวัน ) และอุตสาหกรรมบรรจุภัณฑ์ ( Amkor TechnologyและASE ) ^{[ 61 ]}

การพัฒนา HBM เสร็จสมบูรณ์ในปี 2013 เมื่อ SK Hynix สร้างชิปหน่วยความจำ HBM ตัวแรก^{[ 3 ]} HBM ได้รับการยอมรับเป็นมาตรฐานอุตสาหกรรม JESD235 โดยJEDECในเดือนตุลาคม 2013 ตามข้อเสนอของ AMD และ SK Hynix ในปี 2010 ^{[ 6 ]}การผลิตในปริมาณมากเริ่มต้นที่โรงงาน Hynix ในเมืองอีชอนประเทศเกาหลีใต้ ในปี 2015

GPU ตัวแรกที่ใช้ HBM คือ AMD Fiji ซึ่งวางจำหน่ายในเดือนมิถุนายน 2015 โดยขับเคลื่อน AMD Radeon R9 Fury X ^{[ 4 ] [ 62 ] [ 63 ]}

ในเดือนมกราคม พ.ศ. 2559 Samsung Electronicsเริ่มการผลิต HBM2 จำนวนมากในช่วงแรก^{[ 23 ] [ 24 ]}ในเดือนเดียวกันนั้น HBM2 ได้รับการยอมรับจาก JEDEC ให้เป็นมาตรฐาน JESD235a ^{[ 7 ]}ชิป GPU ตัวแรกที่ใช้ HBM2 คือNvidia Tesla P100 ซึ่งได้รับการประกาศอย่างเป็นทางการในเดือนเมษายน พ.ศ. 2559 ^{[ 64 ] [ 65 ]}

ในเดือนมิถุนายน พ.ศ. 2559 อินเทลได้เปิดตัวโปรเซสเซอร์ตระกูลXeon Phiที่มี HCDRAM 8 สแต็ก ซึ่งเป็น HBM เวอร์ชันของไมครอน ในงานHot Chipsเดือนสิงหาคม พ.ศ. 2559 ทั้งซัมซุงและไฮนิกซ์ได้ประกาศเทคโนโลยีหน่วยความจำ HBM รุ่นใหม่^{[ 66 ] [ 67 ]}ทั้งสองบริษัทได้ประกาศผลิตภัณฑ์ประสิทธิภาพสูงที่คาดว่าจะมีความหนาแน่นเพิ่มขึ้น แบนด์วิดท์เพิ่มขึ้น และการใช้พลังงานต่ำลง ซัมซุงยังได้ประกาศ HBM เวอร์ชันต้นทุนต่ำกว่าที่อยู่ระหว่างการพัฒนาโดยมุ่งเป้าไปที่ตลาดมวลชน การกำจัดบัฟเฟอร์ไดและลดจำนวนTSVช่วยลดต้นทุนได้ แม้ว่าจะต้องแลกมาด้วยแบนด์วิดท์โดยรวมที่ลดลง (200 GB/s)

GPU P100และH100ของ Nvidia เป็นผลิตภัณฑ์แรกที่ใช้หน่วยความจำ HBM2 และ HBM3 ตามลำดับ^{[ 68 ]} MI430Xของ AMD เป็นผลิตภัณฑ์แรกที่ใช้ HBM4

• ไดแรมแบบเรียงซ้อน
• อีดีแรม
• โมดูลชิปหลายชั้น
• Hybrid Memory Cube (HMC): มาตรฐานหน่วยความจำแบบเรียงซ้อนจากMicron Technology (2011)
• รายชื่อสิ่งประดิษฐ์และการค้นพบของเกาหลี

• หน่วยความจำแบนด์วิดท์สูง (HBM) DRAM (JESD235) , JEDEC, ตุลาคม 2556
• Lee, Dong Uk; Kim, Kyung Whan; Kim, Kwan Weon; Kim, Hongjung; Kim, Ju Young; และคณะ (9–13 กุมภาพันธ์ 2014). "25.2 a 1.2V 8 Gb 8-channel 128 GB/S หน่วยความจำแบนด์วิดท์สูง (HBM) แบบเรียงซ้อนพร้อมวิธีการทดสอบ I/O ไมโครบั้มพ์ที่มีประสิทธิภาพโดยใช้กระบวนการ 29nm และ TSV". เอกสารสรุปทางเทคนิคของการประชุมวงจรโซลิดสเตทนานาชาติ IEEE ปี 2014 (ISSCC) . IEEE (เผยแพร่ 6 มีนาคม 2014). หน้า  432–433 . doi : 10.1109/ISSCC.2014.6757501 . ISBN 978-1-4799-0920-9. S2CID  40185587 .
• การเปรียบเทียบหน่วยความจำ HBM เทียบกับ HBM2 เทียบกับ GDDR5 เทียบกับ GDDR5X