SPARC64 V ( Zeus ) เป็นไมโครโปรเซสเซอร์SPARC V9 ที่ ออกแบบโดยFujitsu ^{[ 1 ]} SPARC64 V เป็นพื้นฐานสำหรับโปรเซสเซอร์รุ่นต่อ ๆ ไปที่ออกแบบมาสำหรับเซิร์ฟเวอร์ และต่อมาสำหรับซูเปอร์คอมพิวเตอร์

ซีรี่ส์เซิร์ฟเวอร์ประกอบด้วย SPARC64 V+, VI, VI+, VII, VII+, X, X+ และ XII SPARC64 VI และรุ่นต่อๆ มาจนถึง VII+ ถูกนำไปใช้ใน เซิร์ฟเวอร์ SPARC Enterprise M-Series ของ Fujitsu และ Sun (ต่อมาคือ Oracle ) นอกจากเซิร์ฟเวอร์แล้ว เวอร์ชันหนึ่งของ SPARC64 VII ยังถูกนำไปใช้ในซูเปอร์คอมพิวเตอร์ Fujitsu FX1 ที่วางจำหน่ายในเชิงพาณิชย์ด้วย ณ เดือนตุลาคม 2017 SPARC64 XII เป็นโปรเซสเซอร์เซิร์ฟเวอร์รุ่นล่าสุด และถูกนำไปใช้ในเซิร์ฟเวอร์ Fujitsu และ Oracle M12

ซีรี่ส์ซูเปอร์คอมพิวเตอร์นี้ใช้ชิปประมวลผล SPARC64 VII เป็นพื้นฐาน ได้แก่ SPARC64 VIIfx, IXfx และ XIfx โดย SPARC64 VIIIfx ถูกใช้ในคอมพิวเตอร์ Kและ SPARC64 IXfx ถูกใช้ในPRIMEHPC FX10 ซึ่งเป็นคอมพิวเตอร์ที่วางจำหน่ายในเชิงพาณิชย์ ณ เดือนกรกฎาคม 2016 SPARC64 XIfx เป็นชิปประมวลผลซูเปอร์คอมพิวเตอร์รุ่นล่าสุด และถูกใช้ในซูเปอร์คอมพิวเตอร์ Fujitsu PRIMEHPC FX100

ในช่วงปลายทศวรรษ 1990 HAL Computer Systemsซึ่งเป็นบริษัทในเครือของ Fujitsu ได้ออกแบบโปรเซสเซอร์รุ่นต่อจากSPARC64 GPในชื่อ SPARC64 V โดยประกาศครั้งแรกในงาน Microprocessor Forum 1999 โปรเซสเซอร์ HAL SPARC64 V จะทำงานที่ความเร็ว 1  GHz และมี โครงสร้าง superscalar ที่กว้าง พร้อมsuperspeculation , แคชติดตามคำสั่ง L1 , แคชข้อมูล L1 ขนาดเล็กแต่เร็วมาก 8  KB และแคช L2 แยกต่างหากสำหรับคำสั่งและข้อมูล โปรเซสเซอร์นี้ได้รับการออกแบบโดยใช้กระบวนการ CS85 ของ Fujitsu ซึ่งเป็น กระบวนการ CMOS ขนาด 0.17 μm พร้อมการเชื่อมต่อทองแดงหกระดับ และจะประกอบด้วยทรานซิสเตอร์ 65 ล้านตัวบนแผ่นขนาด 380 ^mm² เดิมทีมีกำหนดวางจำหน่ายในช่วงปลายปี 2001 ในเซิร์ฟเวอร์ Fujitsu GranPower แต่ถูกยกเลิกในช่วงกลางปี ​​2001 เมื่อ HAL ถูกปิดโดย Fujitsu และถูกแทนที่ด้วยการออกแบบของ Fujitsu เอง^{[ 2 ]}

โปรเซสเซอร์ Fujitsu SPARC64 V รุ่นแรกผลิตขึ้นในเดือนธันวาคม พ.ศ. 2544 ^{[ 3 ]}โดยทำงานที่ความถี่ 1.1 ถึง 1.35  GHz แผนงาน SPARC64 ของ Fujitsu ในปี พ.ศ. 2546 แสดงให้เห็นว่าบริษัทวางแผน ที่จะออกเวอร์ชัน 1.62 GHz ในช่วงปลายปี พ.ศ. 2546 หรือต้นปี พ.ศ. 2547 แต่ถูกยกเลิกไปเพื่อสนับสนุน SPARC64 V+ แทน^{[ 4 ]} Fujitsu ใช้ SPARC64 V ในเซิร์ฟเวอร์ PRIMEPOWER ของพวกเขา

SPARC64 V เปิดตัวครั้งแรกในงาน Microprocessor Forum 2002 ^{[ 5 ]}เมื่อเปิดตัว มีความถี่สัญญาณนาฬิกาสูงสุดในบรรดาโปรเซสเซอร์ SPARC และโปรเซสเซอร์เซิร์ฟเวอร์ 64 บิตที่ผลิตอยู่ในปัจจุบัน และ มีคะแนน SPEC สูงสุด ในบรรดาโปรเซสเซอร์ SPARC ทั้งหมด^{[ 5 ]}

SPARC64 V เป็นไมโครโปรเซสเซอร์แบบซูเปอร์สเกลาร์ สี่ตัวที่มี การประมวลผลนอกลำดับ โดยอิงจากไมโครโปรเซสเซอร์เมนเฟรม Fujitsu GS8900 ^{[ 6 ]}

SPARC64 V+ซึ่งมีชื่อรหัสว่า "Olympus-B" เป็นการพัฒนาต่อยอดจาก SPARC64 V การปรับปรุงจาก SPARC64 V ประกอบด้วยความถี่สัญญาณนาฬิกาที่สูงขึ้นเป็น 1.82 – 2.16 GHz และ แคช L2  ขนาดใหญ่ขึ้น 3 หรือ 4 MB ^{[ 1 ]} 

SPARC64 V+ รุ่นแรก ซึ่งเป็นเวอร์ชัน 1.89  GHz ถูกจัดส่งในเดือนกันยายน พ.ศ. 2547 ใน Fujitsu PrimePower 650 และ 850 ในเดือนธันวาคม พ.ศ. 2547  เวอร์ชัน 1.82 GHz ถูกจัดส่งใน PrimePower 2500 เวอร์ชันเหล่านี้มี แคช L2 ขนาด 3 MB ^{[ 13 ]}ในเดือนกุมภาพันธ์ พ.ศ. 2549 มีการเปิดตัวสี่เวอร์ชัน ได้แก่ เวอร์ชัน 1.65 และ 1.98 GHz พร้อม แคช L2 ขนาด 3 MB ซึ่งจัดส่งใน PrimePower 250 และ 450 และ เวอร์ชัน 2.08 และ 2.16 GHz พร้อม แคช L2 ขนาด 4 MB ซึ่งจัดส่งในรุ่นระดับกลางและระดับสูง^{[ 14 ]}

ประกอบด้วยทรานซิสเตอร์ประมาณ 400 ล้านตัวบนแผ่นขนาด 18.46  มม. x 15.94  มม. ซึ่งมีพื้นที่ 294.25  มม. ^²ผลิตด้วย กระบวนการ CMOS 90  นาโนเมตรพร้อม การเชื่อม ต่อทองแดง 10 ระดับ ^{[ 6 ]}

SPARC64 VIซึ่งมีชื่อรหัสว่า Olympus-C เป็นโปรเซสเซอร์แบบสองคอร์ (โปรเซสเซอร์ SPARC64 แบบมัลติคอร์ตัวแรก) ซึ่งพัฒนาต่อจาก SPARC64 V+ผลิตโดย Fujitsu ด้วย กระบวนการ CMOS ซิลิคอนบนฉนวน  (SOI) 10 ชั้นทองแดง ขนาด 90 นาโนเมตรซึ่งทำให้สามารถรวมสองคอร์และแคช L2 ไว้ในชิปเดียวได้ แต่ละคอร์เป็น โปรเซสเซอร์ SPARC64 V+ ที่ได้รับการ ดัดแปลง หนึ่งในการปรับปรุงหลักคือการเพิ่มมัลติเธรดดิ้งแบบหยาบ สองทาง (CMT) ซึ่ง Fujitsu เรียกว่ามัลติเธรดดิ้งแนวตั้ง (VMT) ใน CMT เธรดใดจะถูกกำหนดโดยการแบ่งเวลา หรือหากเธรดกำลังดำเนินการที่มีความหน่วงนาน การดำเนินการจะถูกสลับไปยังเธรดอื่น^{[ 15 ]}การเพิ่ม CMT จำเป็นต้องมีการทำสำเนาตัวนับโปรแกรมและรีจิสเตอร์ควบคุม จำนวนเต็ม และจุดลอยตัว เพื่อให้มีชุดละหนึ่งชุดสำหรับแต่ละเธรด คำสั่งการ คูณและบวกแบบรวมจุดลอยตัว(FMA) ก็ถูกเพิ่มเข้ามาด้วย ซึ่งถือเป็นโปรเซสเซอร์ SPARC ตัวแรกที่ทำเช่นนั้น^{[ 8 ]}

คอร์ประมวลผลใช้แคช L2 แบบรวมศูนย์บนชิปขนาด 6  MB ร่วมกัน แคช L2 เป็นแบบ set associative 12 ทาง และมีขนาดบรรทัด 256 ไบต์ การเข้าถึงแคชทำได้ผ่านบัสแบบทิศทางเดียวสองตัว คือ บัสอ่านขนาด 256 บิต และบัสเขียนขนาด 128 บิต SPARC64 VI มีบัสระบบใหม่ที่เรียกว่า Jupiter Bus SPARC64 VI ประกอบด้วยทรานซิสเตอร์ 540 ล้านตัว ขนาดของชิปคือ 20.38  มม. x 20.67  มม. (421.25  มม. ^² )

โปรเซสเซอร์ SPARC64 VI เดิมทีมีกำหนดจะเปิดตัวในช่วงกลางปี ​​2547 ในเซิร์ฟเวอร์ PrimePower ของ Fujitsu การพัฒนา PrimePower ถูกยกเลิกหลังจากที่ Fujitsu และ Sun Microsystems ประกาศในเดือนมิถุนายน 2547 ว่าจะร่วมมือกันในการพัฒนาเซิร์ฟเวอร์ใหม่ที่เรียกว่า Advanced Product Line (APL) เซิร์ฟเวอร์เหล่านี้มีกำหนดจะเปิดตัวในช่วงกลางปี ​​2549 แต่ถูกเลื่อนออกไปจนถึงเดือนเมษายน 2550 ซึ่งในครั้งนั้นได้เปิดตัวในชื่อSPARC Enterpriseโปรเซสเซอร์ SPARC64 VI ที่ใช้ใน SPARC Enterprise ในช่วงที่มีการประกาศเปิดตัวนั้น มีให้เลือกสองรุ่น คือ รุ่น 2.15  GHz พร้อม แคช L2 ขนาด 5 MB และรุ่น 2.28 และ 2.4 GHz พร้อม แคช L2  ขนาด 6 MB ^{[ 16 ]} 

SPARC64 VII (เดิมเรียกว่า SPARC64 VI+) ^{[ 17 ]}รหัสชื่อJupiter [ ^{18 ]}เป็นการพัฒนาต่อยอดจาก SPARC64 VI ที่ประกาศในเดือนกรกฎาคม พ.ศ. 2551 ^{[ 18 ]}เป็นไมโครโปรเซสเซอร์แบบควอดคอร์ แต่ละคอร์สามารถทำงานแบบมัลติเธรดพร้อมกัน สอง ^ทาง (SMT) ซึ่งแทนที่ มัลติเธรดแบบหยาบสองทางซึ่งฟูจิสึเรียกว่ามัลติเธรดแนวตั้ง (VMT) ดังนั้นจึงสามารถประมวลผลแปดเธรดพร้อมกันได้^{[ 19 ]} การเปลี่ยนแปลงอื่นๆ ได้แก่ คุณสมบัติ RASเพิ่มเติมไฟล์รีจิสเตอร์จำนวนเต็มได้รับการป้องกันด้วย ECC และจำนวนตัวตรวจสอบข้อผิดพลาดเพิ่มขึ้นเป็นประมาณ 3,400 ตัว ประกอบด้วยทรานซิสเตอร์ 600 ล้านตัว มีขนาด 21.31 มม. × 20.86 มม. (444.63 มม. ^² ) และผลิตโดย Fujitsu ด้วย กระบวนการ CMOS 65 นาโนเมตรพร้อมการเชื่อมต่อด้วยทองแดง      

SPARC64 VII ถูกนำมาใช้ในSPARC Enterpriseโดยสามารถใช้งานร่วมกับซ็อกเก็ตของรุ่นก่อนหน้าคือ SPARC64 VI และสามารถอัปเกรดได้ในภาคสนาม SPARC64 VII สามารถทำงานร่วมกันได้ในขณะที่ทำงานที่ความถี่สัญญาณนาฬิกาปกติของตนเองควบคู่ไปกับ SPARC64 VI ^{[ 20 ]} SPARC64 VII รุ่นแรกๆ คือ รุ่น 2.4 GHz ที่มี แคช L2 ขนาด 5 MB ซึ่งใช้ใน SPARC Enterprise M4000 และ M5000 และรุ่น 2.52 GHz ที่มี แคช L2  ขนาด 6 MB ^{[ 18 ]}เมื่อวันที่ 28 ตุลาคม พ.ศ. 2551 ได้มีการเปิดตัวรุ่น 2.52 GHz ที่มีแคช L2 ขนาด 5 MB ใน SPARC Enterprise M3000 ^{[ 21 ]}เมื่อวันที่ 13 ตุลาคม พ.ศ. 2552 Fujitsu และ Sun ได้เปิดตัว SPARC64 VII เวอร์ชันใหม่ (รหัสJupiter+ ) ^{[ 22 ]} เวอร์ชัน 2.53 GHz พร้อมแคช L2 ขนาด 5.5 MB สำหรับ M4000 และ M5000 และเวอร์ชัน 2.88 GHz พร้อมแคช L2 ขนาด 6 MB สำหรับ M8000 และ M9000 ^{[ 23 ]}เมื่อวันที่ 12 มกราคม พ.ศ. 2553 ได้มีการเปิด ตัวเวอร์ชัน 2.75 GHz พร้อมแคช L2 ขนาด 5 MB ใน M3000 ^{[ 24 ]}         

SPARC64 VII+ ( Jupiter-E ) ^{[ 25 ]} ซึ่ง Oracle เรียกว่าM3 ^{[ 25 ]}เป็นการพัฒนาต่อยอดจาก SPARC64 VII โดยเพิ่มความถี่สัญญาณนาฬิกาเป็น 3  GHz และขนาดแคช L2 เพิ่มขึ้นเป็นสองเท่าเป็น 12  MB รุ่นนี้ได้รับการประกาศเมื่อวันที่ 2 ธันวาคม 2010 สำหรับเซิร์ฟเวอร์ SPARC Enterprise M8000 และ M9000 ระดับไฮเอนด์^{[ 26 ]}การปรับปรุงเหล่านี้ส่งผลให้ประสิทธิภาพโดยรวมเพิ่มขึ้นประมาณ 20%  รุ่น 2.66 GHz มีไว้สำหรับรุ่น M4000 และ M5000 ระดับกลาง^{[ 25 ]}เมื่อวันที่ 12 เมษายน 2011 ได้มีการประกาศรุ่น 2.86  GHz ที่มีสองหรือสี่คอร์และแคช L2 ขนาด 5.5  MB สำหรับรุ่น M3000 ระดับล่าง^{[ 27 ] [ 25 ]} VII+ สามารถใช้งานร่วมกับซ็อกเก็ตของรุ่นก่อนหน้าคือ VII ได้ เซิร์ฟเวอร์ SPARC Enterprise M-Series ระดับไฮเอนด์ที่มีอยู่สามารถอัปเกรดเป็นโปรเซสเซอร์ VII+ ได้ในภาคสนาม^{[ 28 ]}

SPARC64 VIIIfx ( วีนัส ) เป็นโปรเซสเซอร์แปดคอร์ที่ใช้ SPARC64 VII ซึ่งออกแบบมาสำหรับการประมวลผลประสิทธิภาพสูง (HPC) ^{[ 29 ]}ด้วยเหตุนี้ VIIIfx จึงไม่ได้ประสบความสำเร็จต่อจาก VII แต่มีอยู่พร้อมกัน ประกอบด้วยทรานซิสเตอร์ 760 ล้านตัว มีขนาด 22.7  มม. x 22.6 มม.  (513.02  มม. ^² ) ผลิตด้วย กระบวนการ CMOS 45 นาโนเมตร ของ Fujitu โดยใช้การเชื่อมต่อทองแดง และมีพิน I/O 1,271 พิน VIIIfx มีประสิทธิภาพสูงสุดที่ 2  GHz ที่ 128 GFLOPSและการใช้พลังงานโดยทั่วไป 58 วัตต์ที่ 30 °C สำหรับประสิทธิภาพ 2.2 GFLOPS/W VIIIfx มีตัวควบคุมหน่วยความจำ แบบรวมสี่ตัวสำหรับ ช่องสัญญาณหน่วยความจำทั้งหมดแปดช่อง เชื่อมต่อกับDDR3 SDRAMขนาด 64 GB และมีแบนด์วิดท์หน่วยความจำสูงสุด 64 GB/s ^{[ 30 ]}      

SPARC64 IXfxเป็นเวอร์ชันปรับปรุงของ SPARC64 VIIIfx ที่ออกแบบโดย Fujitsu และLSI ^{[ 37 ]}ซึ่งเปิดเผยครั้งแรกในการประกาศ ซูเปอร์คอมพิวเตอร์ PRIMEHPC FX10เมื่อวันที่ 7 พฤศจิกายน 2011 ^{[ 38 ]}โดย IXfx พร้อมกับ PRIMEHPC FX10 เป็นการนำเทคโนโลยีที่ปรากฏครั้งแรกใน VIIIfx และคอมพิวเตอร์ K มาใช้ในเชิงพาณิชย์ เมื่อเทียบกับ VIIIfx การปรับปรุงโครงสร้างประกอบด้วยการเพิ่มจำนวนคอร์เป็นสองเท่าเป็น 16 คอร์ เพิ่มขนาดแคช L2 ที่ใช้ร่วมกันเป็นสองเท่าเป็น 12  MB และเพิ่มแบนด์วิดท์หน่วยความจำ DDR3 SDRAM สูงสุดเป็น 85  GB/s IXfx ทำงานที่ความเร็ว 1.848  GHz มีประสิทธิภาพสูงสุด 236.5  GFLOPS และใช้พลังงาน 110  W ซึ่งมีประสิทธิภาพการใช้พลังงานมากกว่า 2  GFLOPS ต่อวัตต์^{[ 39 ] [ 37 ]}ประกอบด้วยทรานซิสเตอร์ 1 พันล้านตัว และถูกสร้างขึ้นด้วย กระบวนการ CMOS 40 นาโนเมตร โดยใช้การเชื่อมต่อทองแดง^{[ 40 ]}

SPARC64 Xเป็นไมโครโปรเซสเซอร์เซิร์ฟเวอร์แบบ 16 คอร์ ที่เปิดตัวในปี 2012 และใช้ในเซิร์ฟเวอร์ M10 ของ Fujitsu (ซึ่ง Oracle ก็ทำการตลาดด้วยเช่นกัน) SPARC64 X ใช้พื้นฐานจาก SPARC64 VII+ โดยมีการปรับปรุงที่สำคัญในส่วนของคอร์และการจัดระเบียบชิป คอร์ได้รับการปรับปรุงโดยการเพิ่มตารางประวัติรูปแบบสำหรับ การคาดการณ์การ แตกแขนงการประมวลผลแบบคาดการณ์ล่วงหน้าของการโหลดหน่วยประมวลผลที่มากขึ้น การรองรับส่วนขยาย HPC-ACE (เดิมมาจาก SPARC64 VIIIfx) ไปป์ไลน์ที่ลึกขึ้นสำหรับ ความถี่สัญญาณนาฬิกา 3.0 GHz และตัวเร่งความเร็วสำหรับการเข้ารหัสฐานข้อมูลและฟังก์ชันการคำนวณและการแปลงเลขทศนิยมแบบจุดลอยตัว คอร์ทั้ง 16 คอร์ใช้ แคช L2 แบบรวมขนาด 24 MB แบบ 24 ทาง ร่วมกัน การปรับปรุงการจัดระเบียบชิปประกอบด้วยตัวควบคุมหน่วยความจำDDR3 SDRAM แบบรวม 4 ตัว การประมวลผลแบบมัลติโปรเซสซิ่งสมมาตร แบบไร้กาว 4 ทาง ช่อง SERDES 10 ช่องสำหรับการขยายขนาดการประมวลผลแบบมัลติโปรเซสซิ่งสมมาตรเป็น 64 ซ็อกเก็ต และ ตัวควบคุม PCI Express 3.0 แบบรวม 2 ตัว SPARC64 X ประกอบด้วยทรานซิสเตอร์ 2.95 พันล้านตัว มีขนาด 23.5  มม. x 25  มม. (587.5  มม. ^² ) และผลิตด้วย กระบวนการ CMOS 28 นาโนเมตรโดยใช้การเชื่อมต่อทองแดง^{[ 41 ] [ 40 ]}

SPARC64 X+เป็นโปรเซสเซอร์ SPARC64 X ที่ได้รับการปรับปรุงซึ่งประกาศในปี 2013 มีคุณสมบัติการปรับปรุงเล็กน้อยในโครงสร้างแกนหลัก และ ความถี่สัญญาณนาฬิกาที่สูงขึ้น 3.5 GHz ซึ่งได้มาจากการออกแบบวงจรและการจัดวางที่ดีขึ้น ประกอบด้วยทรานซิสเตอร์ 2.99 พันล้านตัว มีขนาด 24  มม. x 25  มม. (600  มม. ^² ) และผลิตด้วยกระบวนการเดียวกับ SPARC64 X ^{[ 42 ] [ 43 ]} เมื่อวันที่ 8 เมษายน 2014 ชิ้นส่วน ที่คัดความเร็ว 3.7  GHz ก็เริ่มวางจำหน่ายเพื่อตอบสนองต่อการเปิดตัว รุ่น Xeon E5 และ E7 ใหม่โดยIntelและการเปิดตัวPOWER8ที่ กำลังจะเกิดขึ้น โดยIBM ^{[ 44 ]}

Fujitsu เปิดตัวSPARC64 XIfxในเดือนสิงหาคม 2014 ในงานสัมมนา Hot Chips ^{[ 45 ]}ใช้ในซูเปอร์คอมพิวเตอร์ Fujitsu PRIMEHPC FX100 ซึ่งเป็นรุ่นต่อจากPRIMEHPC FX10 ^{[ 46 ] [ 47 ]} XIfx ทำงานที่ความเร็ว 2.2  GHz และมีประสิทธิภาพสูงสุด 1.1  TFLOPS ^{[ 48 ]}ประกอบด้วยทรานซิสเตอร์ 3.75 พันล้านตัว และผลิตโดยบริษัท Taiwan Semiconductor Manufacturing Companyด้วย กระบวนการ 20 nm high-κ metal gate (HKMG) รายงาน Microprocessor Reportประมาณการว่าชิปมีพื้นที่ 500 ^mm² และใช้พลังงานโดยทั่วไป 200 W ^{[ 45 ]} 

โปรเซสเซอร์ XIfx มี 34 คอร์ โดย 32 คอร์เป็นคอร์ประมวลผลที่ใช้สำหรับรันแอปพลิเคชันของผู้ใช้ และ 2 คอร์เป็นคอร์เสริมที่ใช้สำหรับรันระบบปฏิบัติการและบริการระบบอื่นๆ การมอบหมายแอปพลิเคชันของผู้ใช้และระบบปฏิบัติการให้กับคอร์เฉพาะช่วยเพิ่มประสิทธิภาพโดยทำให้มั่นใจได้ว่าแคชส่วนตัวของคอร์ประมวลผลจะไม่ถูกแชร์หรือรบกวนโดยคำสั่งและข้อมูลที่ไม่เกี่ยวข้องกับแอปพลิเคชัน คอร์ทั้ง 34 คอร์ยังถูกจัดระเบียบเพิ่มเติมเป็นสองกลุ่มหน่วยความจำคอร์ ( CMG ) โดยแต่ละกลุ่มประกอบด้วยคอร์ประมวลผล 16 คอร์และคอร์เสริม 1 คอร์ที่ใช้ แคช L2 แบบรวมขนาด 12 MB ร่วมกัน การแบ่งคอร์ออกเป็น CMG ทำให้สามารถรวม 34 คอร์ไว้บนชิปเดียวได้โดยทำให้การใช้งานแคชโคherent ง่ายขึ้นและหลีกเลี่ยงความจำเป็นในการใช้แคช L2 ร่วมกันระหว่าง 34 คอร์ CMG ทั้งสองกลุ่มใช้หน่วยความจำร่วมกันผ่านโครงสร้างccNUMA

หน่วยประมวลผล XIfx พัฒนาขึ้นจาก SPARC64 X+ โดยมีการปรับปรุงโครงสร้างภายใน XIfx ใช้ส่วนขยาย HPC-ACE เวอร์ชันปรับปรุง (HPC-ACE2) ซึ่งเพิ่มความกว้างของ หน่วย SIMDเป็น 256 บิต และเพิ่มคำสั่ง SIMD ใหม่ เมื่อเทียบกับ SPARC64 IXfx แล้ว XIfx มีประสิทธิภาพดีขึ้นถึง 3.2 เท่าสำหรับความแม่นยำสองเท่า และ 6.1 เท่าสำหรับความแม่นยำเดี่ยว เพื่อรองรับความกว้างที่เพิ่มขึ้นของหน่วย SIMD แบนด์วิดท์ของแคช L1 จึงเพิ่มขึ้นเป็น 4.4  TB/s

การปรับปรุงโครงสร้าง SoC มุ่งเน้นไปที่หน่วยความจำและอินเทอร์เฟซการเชื่อมต่อตัวควบคุมหน่วยความจำ แบบรวม ถูกแทนที่ด้วย อินเทอร์เฟซ Hybrid Memory Cube (HMC) สี่ตัว เพื่อลดความหน่วงของหน่วยความจำและปรับปรุงแบนด์วิดท์ของหน่วยความจำ ตามรายงาน Microprocessor Report IXfx เป็นโปรเซสเซอร์ตัวแรกที่ใช้ HMC ^{[ 45 ]} XIfx เชื่อมต่อกับ หน่วยความจำ 32 GB ที่จัดหาโดย HMC ขนาด 4 GB จำนวนแปดตัว HMC เป็นรุ่น 16 เลน โดยแต่ละเลนทำงานที่ความเร็ว 15  Gbit/s แต่ละ CMG มีอินเทอร์เฟซ HMC สองตัว และแต่ละอินเทอร์เฟซ HMC เชื่อมต่อกับ HMC สองตัวผ่านพอร์ตของตัวเอง แต่ละ CMG มีแบนด์วิดท์หน่วยความจำ 240  GB/s (120  GB/s ขาเข้าและ 120  GB/s ขาออก)

XIfx ได้เปลี่ยนช่องสัญญาณ SERDES ทั้งสิบช่องไปใช้ตัวควบคุมการเชื่อมต่อ Tofu ภายนอก โดยใช้ตัวควบคุมแบบรวมสิบพอร์ตสำหรับการเชื่อมต่อ Tofu2 รุ่นที่สอง Tofu2 เป็นเครือข่ายแบบตาข่าย/ทอรัส 6 มิติ ที่มี แบนด์วิดท์แบบฟูลดูเพล็กซ์ 25 GB/s (12.5  GB/s ต่อทิศทาง, 125  GB/s สำหรับสิบพอร์ต) และสถาปัตยกรรมการกำหนดเส้นทางที่ได้รับการปรับปรุง

SPARC64 XIIเปิดตัวในปี 2017 พร้อมกับเซิร์ฟเวอร์ SPARC M12 ของ Fujitsu โดยมีคอร์ทั้งหมด 12 คอร์ แต่เช่นเดียวกับPOWER9 ของ IBM ที่เปิดตัวในปีเดียวกัน แต่ละคอร์ประกอบด้วยไปป์ไลน์แยกกันสองชุด ทรัพยากรที่ใช้ร่วมกันระหว่างไปป์ไลน์ของคอร์ SPARC64 XII มีเพียงTLB , แคชคำสั่ง L1 และแคช L2 เท่านั้น ส่งผลให้ประสิทธิภาพการทำงานแบบ Single-threaded แทบไม่เปลี่ยนแปลงจาก SPARC64 X SPARC64 XII ทำงานที่ ความถี่พื้นฐานสูงสุด 4.25 GHz และ ความถี่บูสต์สูงสุด 4.35 GHz ขนาดของชิปคือ 25.8 มม. × 30.8 มม. (795 มม. ^² ) ประกอบด้วยทรานซิสเตอร์ 5.45 พันล้านตัว ผลิตด้วยกระบวนการ 20 นาโนเมตรของTSMCแต่ละไปป์ไลน์สองอันของคอร์สามารถดึงคำสั่งได้ 8 คำสั่ง ถอดรหัส 4 คำสั่ง และประมวลผล 6 คำสั่งต่อรอบการทำงาน และรองรับเธรด SMT 4 เธรด (รวมเป็น 96 เธรดต่อซีพียู) แต่ละไปป์ไลน์มีแคชข้อมูล L1 แบบ 4 ทางขนาด 32 KB ส่วนตัว และไปป์ไลน์สองอันใช้แคชคำสั่ง L1 แบบ 4 ทางขนาด 64 KB ร่วมกัน และแคช L2 แบบ 16 ทางขนาด 512 KB ร่วมกัน SPARC64 XII เป็นซีพียู SPARC ตัวแรกของฟูจิสึที่มีแคช L3 (32 MB แบบ 16 ทาง) จำนวนพอร์ต PCIe 3.0 แบบ 8 เลนเพิ่มขึ้นเป็นสองเท่าเป็น 4 พอร์ตต่อชิป ความเร็วของหน่วยความจำเพิ่มขึ้น 50% เป็น 2400 MT/s ทำให้แบนด์วิดท์รวมตามทฤษฎีของช่องสัญญาณ DDR4 ทั้งแปดช่องของชิปอยู่ที่ 153 GB/s และความจุต่อซีพียูสูงถึง 1.5 TB ใน 24 สล็อต ซีพียูสองตัวจะเชื่อมต่อกันใน Building Block และสามารถเชื่อมต่อ Building Block ได้มากถึง 16 ตัวเพื่อสร้างเซิร์ฟเวอร์ 32 ซีพียูที่มีความจุหน่วยความจำสูงสุด 48 TB ^{[ 50 ] [ 51 ]}

• บริษัท ฟูจิตสึ จำกัด (สิงหาคม 2547). โปรเซสเซอร์ SPARC64 V สำหรับเซิร์ฟเวอร์ UNIX
• Krewell, Kevin (24 พฤศจิกายน 2003). "Fujitsu ทำให้ SPARC มองเห็นภาพซ้อน". Microprocessor Report .
• Krewell, Kevin (24 มิถุนายน 2547). "แผนงานใหม่ของ SPARC. รายงานไมโครโปรเซสเซอร์ .
• Krewell, Kevin (25 ตุลาคม 2547). "SPARC ก้าวสู่ 90nm". Microprocessor Report .
• Krewell, Kevin (14 พฤศจิกายน 2005). "SPARC ยังคงแข็งแกร่ง". Microprocessor Report .
• McGhan, Harlan (25 กันยายน 2549). "พันธมิตร Sun-Fujitsu APL". Microprocessor Report .
• McGhan, Harlan (23 ตุลาคม 2549). "SPARC64 VI พร้อมใช้งานจริง". Microprocessor Report .
• มอร์แกน, ทิโมธี พริคเก็ตต์ (4 กันยายน 2012). "ฟูจิตสึเตรียมขยายขนาดเครื่องจักรเหล็กครั้งใหญ่ด้วย Sparc64-X" . เดอะ รีจิสเตอร์ .
• มอร์แกน, ทิโมธี พริคเก็ตต์ (1 ตุลาคม 2012). "ฟูจิตสึและออราเคิลร่วมมือกันพัฒนาชิป Sparc64 'Athena' ในอนาคต" . เดอะ รีจิสเตอร์ .
• มอร์แกน, ทิโมธี พริคเก็ตต์ (25 มกราคม 2013). "ฟูจิตสึเปิดตัวเซิร์ฟเวอร์ 'Athena' Sparc64-X ในญี่ปุ่น" . เดอะ รีจิสเตอร์ .
• Sakamoto, Mariko และคณะ (2003). "สถาปัตยกรรมไมโครและการวิเคราะห์ประสิทธิภาพของไมโครโปรเซสเซอร์ SPARC-V9 สำหรับระบบเซิร์ฟเวอร์ระดับองค์กร". รายงานการประชุมสัมมนาวิชาการนานาชาติครั้งที่ 9 ว่าด้วยสถาปัตยกรรมคอมพิวเตอร์ประสิทธิภาพสูง . หน้า 141–152.

SPARC64 V

• Ando, ​​H.; Yoshida, Y.; Inoue, A.; Sugiyama, I.; Asakawa, T.; Morita, K.; Muta, T.; Motokurumada, T.; Okada, S.; Yamashita, H.; Satsukawa, Y.; Konmoto, A.; Yamashita, R.; Sugiyama, H. (13 กุมภาพันธ์ 2546). "ไมโครโปรเซสเซอร์ SPARC64 รุ่นที่ 5 ความเร็ว 1.3 GHz". การประชุมวงจรโซลิดสเตทนานาชาติ IEEE ปี 2003, บทสรุปเอกสารทางเทคนิค. ISSCC . เล่มที่ 1. หน้า 246, 491. doi : 10.1109/ISSCC.2003.1234286 . ISBN 0-7803-7707-9ISSN 0193-6530​​ 
• อันโด, ฮ.; โยชิดะ ย.; อิโนอุเอะ, อ.; สุกิยามะ, I.; อาซากาวะ ต.; โมริตะ, เค.; มูตา ต.; โมโตคุรุมาดะ, ต.; โอคาดะ ส.; ยามาชิตะ เอช.; ซัทซึคาวะ ย.; คอนโมโตะ, อ.; ยามาชิตะ ร.; สุกิยามะ, เอช. (2003). ไมโครโปรเซสเซอร์ SPARC64 รุ่นที่ 5 ความเร็ว 1.3GHz การประชุมการออกแบบระบบอัตโนมัติ หน้า702– 705. ดอย : 10.1145/775832.776010 . ไอเอสบีเอ็น  1-58113-688-9.
• Ito, N.; Komatsu, H.; Tanamura, Y.; Yamashita, R.; Sugiyama, H.; Sugiyama, Y.; Hamamura, H. (2003). ระเบียบวิธีออกแบบทางกายภาพสำหรับ ไมโครโปรเซสเซอร์ SPARC 64 1.3 GHzการประชุมนานาชาติว่าด้วยการออกแบบคอมพิวเตอร์ ครั้งที่ 21 หน้า204–210 . doi : 10.1109/ICCD.2003.1240896 . ISBN  0-7695-2025-1ISSN 1063-6404​​ 
• Ando, ​​Hisashige; Kan, Ryuji; Tosaka, Yoshiharu; Takahisa, Keiji; Hatanaka, Kichiji (24–27 มิถุนายน 2551). การตรวจสอบความถูกต้องของกลไกการกู้คืนข้อผิดพลาดของฮาร์ดแวร์สำหรับไมโครโปรเซสเซอร์ SPARC64 V.การประชุมวิชาการนานาชาติ IEEE ว่าด้วยระบบและเครือข่ายที่เชื่อถือได้ ปี 2008. หน้า62–69 . doi : 10.1109/DSN.2008.4630071 . ISBN  978-1-4244-2397-2ISSN 1530-0889​​ 

SPARC64 VIIIfx

• มารุยามะ, ทาคูมิ; โยชิดะ, โทชิโอะ; คัน,ริวจิ; ยามาซากิ, อิวาโอะ; ยามามูระ, ชูจิ; ทาคาฮาชิ, โนริยูกิ; ฮอนโด, มิกิโอะ; โอคาโนะ, ฮิโรชิ (มีนาคม–เมษายน 2010) "Sparc64 VIIIfx: โปรเซสเซอร์ Octocore รุ่นใหม่สำหรับการประมวลผลระดับ Petascale" IEEE ไมโคร . 30 (2): 30– 40. Bibcode : 2010IMicr..30b..30M . ดอย : 10.1109/MM.2010.40 . ISSN 0272-1732 . S2CID206472881 .​  
• โอคาโนะ, ฮิโรชิ; คาวาเบะ, ยูกิฮิโตะ; คัน,ริวจิ; โยชิดะ, โทชิโอะ; ยามาซากิ, อิวาโอะ; ซากุไร, ฮิโตชิ; ฮอนโด, มิกิโอะ; มัตสึอิ, โนบุกิ; ยามาชิตะ, ฮิเดโอะ; นาคาดะ, ทัตสึมิ; มารุยามะ, ทาคูมิ; อาซาคาวะ, ทาเคโอะ (2010) การวิเคราะห์พลังงานแบบละเอียดและเทคนิคพลังงานต่ำของโปรเซสเซอร์ 128GFLOPS/58W SPARC64 VIIIfx สำหรับการประมวลผลระดับ Peta การประชุมสัมมนาเรื่องวงจร VLSI หน้า167– 168. ดอย : 10.1109 / VLSIC.2010.5560313 ไอเอสบีเอ็น  978-1-4244-5454-9ISSN 2158-5601​​ 

SPARC64 X

• คัน,ริวจิ; ทานากะ, โทโมฮิโระ; สึงิซากิ ไปซะ; นิชิยามะ, ริวอิจิ; ซาคาบายาชิ, โซตะ; โคยานางิ, โยอิจิ; อิวัตสึกิ, ริวจิ; ฮายาซากะ, คาซึมิ; อูเอมูระ, ทาอิกิ; อิโตะ, กาคุ; โอเซกิ, โยชิโทโมะ; อาดาจิ, ฮิโรยูกิ; ฟุรุยะ, คาสึฮิโระ; โมโตคุรุมาดะ, สึโยชิ (2013) โปรเซสเซอร์ SPARC64 แบบ 16 คอร์ รุ่นที่ 10 สำหรับเซิร์ฟเวอร์ UNIX ที่มีความสำคัญต่อภารกิจ การประชุมวงจรโซลิดสเตตนานาชาติ IEEE หน้า60– 61. ดอย : 10.1109/ISSCC.2013.6487637 . ไอเอสบีเอ็น  978-1-4673-4515-6ISSN 0193-6530​​ 
• คัน,ริวจิ; ทานากะ, โทโมฮิโระ; สึงิซากิ ไปซะ; อิชิซากะ คินยะ; นิชิยามะ, ริวอิจิ; ซาคาบายาชิ, โซตะ; โคยานางิ, โยอิจิ (มกราคม 2014). "โปรเซสเซอร์ SPARC64 16-Core เจนเนอเรชั่น 10 สำหรับเซิร์ฟเวอร์ UNIX ที่สำคัญต่อภารกิจ" วารสาร IEEE ของวงจรโซลิดสเตต49 (1): 32– 40. ดอย : 10.1109/JSSC.2013.2284650 . ISSN 0018-9200 . S2CID 32362191 .  
• โยชิดะ, โทชิโอะ; มารุยามะ, ทาคูมิ; อากิซึกิ, ยาสุโนบุ; คัน,ริวจิ; คิโยตะ, นาโอฮิโระ; อิเคนิชิ, คิโยชิ; อิโต้, ชิเกกิ; วาตาฮิกิ, โทโมยูกิ; โอคาโนะ, ฮิโรชิ (พฤศจิกายน–ธันวาคม 2556) "Sparc64 X: โปรเซสเซอร์ 16-Core รุ่นใหม่ของ Fujitsu สำหรับเซิร์ฟเวอร์ Unix" IEEE ไมโคร . 33 (6): 16– 24. Bibcode : 2013IMicr..33f..16Y . ดอย : 10.1109/MM.2013.126 . ISSN 0272-1732 . S2CID 8056145 .  

SPARC64 XIfx

• โยชิดะ, โทชิโอะ; ฮอนโด, มิกิโอะ; ทาบาตะ, ทาเคคาซึ; คัน,ริวจิ; คิโยตะ, นาโอฮิโระ; โคจิมะ, ฮิโรยูกิ; โฮโซเอะ, โคจิ; โอคาโนะ, ฮิโรชิ (มีนาคม–เมษายน 2558) "Sparc64 XIfx: โปรเซสเซอร์ยุคถัดไปของ Fujitsu สำหรับคอมพิวเตอร์ประสิทธิภาพสูง" IEEE ไมโคร . 35 (2): 32– 40. Bibcode : 2015IMicr..35b...6Y . ดอย : 10.1109/MM.2015.11 . ISSN 0272-1732 . S2CID206473367 .​  

• เซิร์ฟเวอร์ Fujitsu SPARC และแผนงานในอนาคต
• ดูข้อมูลเพิ่มเติมได้ที่ Fujitsu SPARC64 V, VI, VII, VIIIfx, IXfx Extensions บน Wayback Machine (เก็บถาวรเมื่อ 2019-04-03) , X / X+ Specification บน Wayback Machine (เก็บถาวรเมื่อ 2023-12-11) , XII SpecificationและXIfx Extensions
• ซูเปอร์คอมพิวเตอร์ Fujitsu PRIMEHPC FX100/FX10 ใน Wayback Machine (เก็บถาวรเมื่อ 25 มีนาคม 2025)
• โปรเซสเซอร์ประสิทธิภาพสูง SPARC64 X ที่ Wayback Machine (เก็บถาวรเมื่อ 19 สิงหาคม 2025)
• โปรเซสเซอร์มัลติคอร์ SPARC64 ซีรีส์ใน Wayback Machine (เก็บถาวรเมื่อ 30 กันยายน 2025)