คำว่า"การย่อขนาดชิป" (บางครั้ง เรียกว่า "การย่อขนาดทางแสง"หรือ"การย่อขนาดกระบวนการ ") หมายถึงการลดขนาดของ อุปกรณ์ โลหะ-ออกไซด์-เซมิคอนดักเตอร์ (MOS) การย่อขนาดชิปจะสร้างวงจรที่เหมือนกันในระดับหนึ่งโดยใช้กระบวนการผลิต ที่ทันสมัยกว่า ซึ่งมักเกี่ยวข้องกับการพัฒนา เทคโนโลยี การพิมพ์หิน (lithographic nodes ) สิ่งนี้ช่วยลดต้นทุนโดยรวมของบริษัทผู้ผลิตชิป เนื่องจากไม่มีการเปลี่ยนแปลงโครงสร้างหลักของโปรเซสเซอร์ทำให้ต้นทุนการวิจัยและพัฒนาลดลง ในขณะเดียวกันก็ช่วยให้สามารถผลิตชิปโปรเซสเซอร์ได้มากขึ้นบนแผ่นเวเฟอร์ซิลิคอน แผ่นเดียวกัน ส่งผลให้ต้นทุนต่อผลิตภัณฑ์ที่ขายได้ลดลง

การลดขนาดชิปเป็นกุญแจสำคัญในการลดราคาและเพิ่มประสิทธิภาพให้กับบริษัทผู้ผลิตเซมิคอนดักเตอร์เช่นSamsung , Intel , TSMC และ SK Hynixรวมถึง ผู้ผลิต แบบไม่มี โรงงานผลิตเอง เช่นAMD (รวมถึงอดีตATI ), NVIDIAและMediaTek

ตัวอย่างในช่วงทศวรรษ 2000 ได้แก่ การลดขนาดของ โปรเซสเซอร์ Emotion EngineของPlayStation 2จากSonyและToshiba (จากCMOS 180 นาโนเมตรในปี 2000 เป็น CMOS 90 นาโนเมตรในปี 2003) ^{[ 1 ]} โปรเซสเซอร์ Pentium 4ที่มีชื่อรหัสว่าCedar Mill (จากCMOS 90 นาโนเมตรเป็น CMOS 65 นาโนเมตร ) และ โปรเซสเซอร์ Penryn Core 2 (จากCMOS 65 นาโนเมตรเป็น CMOS 45 นาโนเมตร ) โปรเซสเซอร์ Athlon 64 X2 ที่มีชื่อรหัสว่า Brisbane (จากSOI 90 นาโนเมตรเป็นSOI 65 นาโนเมตร ) GPU รุ่นต่างๆ จากทั้ง ATI และ NVIDIA และ ชิป RAMและ หน่วย ความจำแฟลช รุ่นต่างๆ จาก Samsung, Toshiba และ SK Hynix ในเดือนมกราคม พ.ศ. 2553 Intel ได้เปิด ตัวโปรเซสเซอร์ Clarkdale Core i5และCore i7ที่ผลิตด้วย กระบวนการ 32 นาโนเมตรซึ่งลดลงจาก กระบวนการ 45 นาโนเมตรที่ใช้ในสถาปัตยกรรมไมโครโปรเซสเซอร์Nehalem รุ่นเก่า Intel โดยเฉพาะอย่างยิ่ง ก่อนหน้านี้มุ่งเน้นไปที่การใช้การลดขนาดชิปเพื่อปรับปรุงประสิทธิภาพของผลิตภัณฑ์อย่างสม่ำเสมอผ่านโมเดล Tick–Tock ใน โมเดลธุรกิจนี้สถาปัตยกรรมไมโครใหม่ทุกแบบ(tock) จะตามมาด้วยการลดขนาดชิป (tick) เพื่อปรับปรุงประสิทธิภาพด้วยสถาปัตยกรรมไมโครแบบเดียวกัน^{[ 2 ]}  

การลดขนาดไดมีประโยชน์ต่อผู้ใช้ปลายทาง เนื่องจากการลดขนาดไดช่วยลดกระแสไฟฟ้าที่ใช้โดยทรานซิสเตอร์แต่ละตัวในการเปิดหรือปิดในอุปกรณ์เซมิคอนดักเตอร์ในขณะที่ยังคงความถี่สัญญาณนาฬิกาของชิปไว้เท่าเดิม ทำให้ผลิตภัณฑ์มีการใช้พลังงานน้อยลง (และทำให้เกิดความร้อนน้อยลง) มีช่วงความถี่ สัญญาณนาฬิกา ที่กว้างขึ้น และราคาถูกลง^{[ 2 ]}เนื่องจากต้นทุนในการผลิตเวเฟอร์ซิลิคอนขนาด 200 มม. หรือ 300 มม. เป็นสัดส่วนกับจำนวนขั้นตอนการผลิต ไม่ใช่สัดส่วนกับจำนวนชิปบนเวเฟอร์ การลดขนาดไดจึงทำให้สามารถบรรจุชิปได้มากขึ้นบนเวเฟอร์แต่ละแผ่น ส่งผลให้ต้นทุนการผลิตต่อชิปลดลง

ในการผลิต CPU การลดขนาดชิปมักเกี่ยวข้องกับการเปลี่ยนไปใช้ โหนด การพิมพ์หินตามที่กำหนดโดยITRS (ดูรายการ) สำหรับการผลิต GPU และSoCการลดขนาดชิปมักเกี่ยวข้องกับการลดขนาดชิปบนโหนดที่ไม่ได้กำหนดโดย ITRS เช่น โหนด 150  นาโนเมตร 110  นาโนเมตร 80  นาโนเมตร 55  นาโนเมตร 20  นาโนเมตร และปัจจุบันคือ 4  นาโนเมตร ซึ่งบางครั้งเรียกว่า "โหนดครึ่ง" นี่คือขั้นตอนชั่วคราวระหว่าง โหนด การพิมพ์หิน สองโหนดที่กำหนดโดย ITRS (จึงเรียกว่า "การลดขนาดโหนดครึ่ง") ก่อนที่จะลดขนาดต่อไปเป็นโหนดที่ต่ำกว่าที่กำหนดโดย ITRS ซึ่งช่วยประหยัดค่าใช้จ่ายด้านการวิจัยและพัฒนาเพิ่มเติม การเลือกที่จะลดขนาดชิปเป็นโหนดเต็มหรือโหนดครึ่งนั้นขึ้นอยู่กับโรงงานผลิต ไม่ใช่ผู้ออกแบบวงจรรวม

• วงจรรวม
• การผลิตอุปกรณ์เซมิคอนดักเตอร์
• โฟโตลิโทกราฟี
• กฎของมัวร์
• จำนวนทรานซิสเตอร์

• เซลล์มาตรฐาน ASIC ขนาด 0.11 μm
• EETimes: ON Semi นำเสนอแพลตฟอร์ม ASIC ขนาด 110 นาโนเมตร
• คุณสมบัติของกระบวนการผลิต 55 นาโนเมตรของ Renesa
• RDA และ SMIC ผลิตไอซีแบบผสมสัญญาณขนาด 55 นาโนเมตร
• โกลบอลฟาวน์ดรีส์ 40 นาโนเมตร
• ยูเอ็มซี 45/40 นาโนเมตร
• SiliconBlue เผยว่า FPGA กำลังเปลี่ยนไปใช้กระบวนการผลิต 40 นาโนเมตร
• Globalfoundries 28nm เทคโนโลยีล้ำสมัย
• TSMC ย้ำความพร้อมสำหรับเทคโนโลยีการผลิต 28 นาโนเมตรภายในไตรมาสที่ 4 ปี 2011
• การออกแบบเริ่มต้นสามเท่าสำหรับ TSMC ที่ระดับ 28 นาโนเมตร